近日，SRC发布了微电子和先进封装技术 (MAPT)路线图 2.0，这是对业界首个 3D 半导体路线图的全面更新。

如他们在路线图中所说，信息和通信技术 (ICT) 的持续趋势是需要移动、存储、计算、通信和保护的数据量呈指数级增长。依赖于特征尺寸缩减（尺寸缩放）的传统半导体技术已达到其物理极限，因此，继续提升系统性能和能效变得愈发困难。为了补充传统的晶体管微缩技术，实现经济高效的系统级封装 (SiP：Systems in Package )，异构集成 (HI：Heterogeneous Integration) 的需求日益迫切。

当中，异构集成 (HI) 对于实现下一代计算和通信系统的经济高效实施至关重要，因为Chiplet 和异构集成 (HI) 在提高良率、IP 复用、增强性能和优化成本方面具有显著优势。

路线图指出，一般而言，不同的应用需要特定领域的架构和适当的系统集成策略，以有效地实现性能、功率、面积和成本 (PPAC) 权衡，同时确保信号和电源完整性、功率转换和传输、热和机械应力管理、可靠性、可测试性和安全性。 系统集成的可能解决方案策略包括将单独制造的组件水平集成到更高级别的 SiP 中，以及将单独的芯片进行三维 (3D) 堆叠。SiP 架构和物理设计需要高保真度以及高效的建模工具和技术，包括基于机器学习的工具和技术。

高密度3D系统集成的进展将提高带宽密度和能效。水平和垂直互连间距的微缩以及下一代互连是实现高带宽密度和能效的关键途径。鉴于I/O带宽将与计算核心的扩展成正比，同时封装引脚数量和I/O功耗也将呈指数级增长，因此，在光互连领域，通常有必要进行能够实现高带宽密度、能效和覆盖范围的替代创新。

系统集成的挑战不仅仅局限于芯片封装的协同设计，还包括封装材料的选择、互连间距缩放的工艺开发以及散热解决方案的设计，所有这些都需要满足可靠性和制造良率的目标。这反过来又需要复杂的热点和缺陷计量、测试和仿真，以便从根本上理解系统性能和可靠性。最后，新型材料是互连、高密度基板、散热和新兴器件开发创新的基础。

芯片封装架构和协同设计

宏观和微观层面的 2.5D/3D 异构集成对于实现具有各种类型芯片的未来 ICT 系统以及为微电子设计带来显著的性能和成本优势至关重要。这种范式转变将推动封装为知识产权 (IP)、异构架构、片上/封装网络和可靠系统集成的芯片设计的创新（图 1）。

图1：芯片封装协同设计的工作流程（RTL = 寄存器传输级；APR = 自动布局布线；PDK = 工艺设计套件；BIST = 内置自测试）

一些挑战和研究需求包括：

一、HI 的 IP 设计

Chiplet 及其信令接口（signaling interfaces）为微电子生态系统带来了一种新的硅模块，具有高带宽、高面积利用率和低成本的特点。它们开辟了一种新的 IP 复用技术和商业模式，允许灵活地生产不同的功能宏，而不受工艺限制。这种变化需要设计能力来定义物理核心和芯片到芯片的接口，以及硬件-软件协同设计来对可重复使用的 IP 模块进行分类。

二、设计空间探索（DSE）

DSE 利用分析模型和人工智能辅助技术，在早期阶段快速评估 HI 系统设计，以足够的精度和可扩展性优化设计范围。随着 HI 系统集成规模的急剧变化，DSE 变得越来越重要。

三、异构架构

在整个设计周期（包括设计工具、模型和工作流程）中，Chiplet和封装设计之间的紧密协作至关重要。系统架构师必须尽早参与设计过程，分析系统和封装，将设计划分为不同的Chiplet，并评估计算、数据移动和制造成本方面的必要权衡。此阶段的设计和验证工具（例如 SystemVerilog）需要整合封装设计和规划知识，以支持协同设计工作流程。这对目前分离的专用集成电路 (ASIC) 和封装设计流程而言，是一个重大的改进。此外，对 HI 系统进行早期预测分析对于最大限度地降低架构/微架构定义与设计实现之间的迭代成本至关重要。

异构集成系统和数字孪生的综合工具： 为了实现芯片-封装协同设计，需要在综合流程的每个步骤中模拟封装，包括架构定义、RTL 设计、布局布线、验证以及时序/功耗分析。新的工具集还需要具备流畅的接口，并支持未来的芯片集设计套件。异构集成综合的独特挑战包括芯片集间接口的时序分析、热/机械应力分析、功率传输以及各种组件的信号完整性。

四、测试与可靠性

异构系统包含多个组件，这些组件的电气、机械和热特性差异显著。未来异构系统的测试需要提供足够的模块化，以解决每个组件的特定测试方法，并在覆盖率、复杂性和成本之间取得平衡。自测试，例如内建自测试 (BIST)，是首选解决方案，但需要对多种功能的联合测试进行更多研究。随着2.5D/3D集成中各组件之间的热/机械相互作用不断增强，可靠性评估需要从当前针对每个单独模块的经验/统计方法转变为构建物理可靠性模型，以描述它们在产品层面的相关性。

五、先进封装的安全问题

由于多芯片组系统级封装 (SiP) 日益复杂，安全性变得越来越重要，设计自动化工具需要扩展包括安全性、需求追踪和生命周期管理。为了确保 3D HI 芯片在长期现场运行中的安全性，必须实施能够抵御来自不受信任组件和外部恶意攻击的潜在威胁的解决方案。供应链以及相关的硬件和软件安全问题需要解决，并且需要创建设计工具来检查芯片组和 SiP 是否遵守与各种威胁面相关的安全策略。需要注意的是，此类工具目前尚处于起步阶段，需要进一步开发和完善。

篡改塑封封装内的信号比篡改PCB板上的信号要困难得多。然而，计算能力和复杂性的提升，加上可编程选项的增加，也为篡改系统开辟了新的途径。尤其需要从安全角度考虑将射频 (RF) 组件集成到同一封装中，因为 RF 组件增加了篡改的风险，而无需物理访问设备。

先进封装中异构集成的下一代互连

随着半导体行业的不断发展，对更高效、可扩展和高性能解决方案的需求正在推动异构集成和先进封装技术的创新。这些创新对于高性能计算、人工智能和边缘计算应用至关重要。这些进步的核心是下一代互连技术的开发，这对于提升性能、增加数据带宽和降低能耗至关重要。

而随着摩尔定律下传统晶体管的微缩已接近物理和经济极限，人们的关注点已转向将各种计算、存储和传感功能集成到紧凑高效的封装中。然而，这种转变的成功在很大程度上取决于先进互连技术的能力，这些技术必须保持高信号完整性、最大限度地降低能耗、提供可扩展性并支持广泛的应用。

互连技术的关键进步包括硅通孔 (TSV)、中介层和混合键合方法的发展。高密度硅通孔 (TSV)（例如间距小于 3 µm 且采用无空隙铜填充）可实现堆叠芯片之间的垂直互连，而 TSV 布局的创新对于降低寄生效应和提升热性能至关重要。中介层和桥接技术也在不断发展，硅中介层用于支持芯片集之间的高带宽连接。有机中介层和玻璃中介层等新兴技术提供了具有独特电气和热性能的经济高效的替代方案。混合键合方法，例如英特尔的嵌入式多芯片互连桥接 (EMIB)，无需完整的中介层，从而在提高性能的同时降低成本。

直接键合互连 (DBI：direct bond interconnect) 等混合键合技术也日益受到关注。这些方法通过使用直接电介质键合和金属互连，实现了更高的互连密度和卓越的电气性能。晶圆间键合和芯片间键合技术对于高精度堆叠芯片至关重要，这在需要超高密度和低延迟的应用中尤为重要。图2展示了 10 µm 和 1.9 µm 间距混合互连的示例。

图2、10 µm 间距混合键合（左）和 1.9 µm 间距混合键合（右）

采用先进键合技术实现的混合互连，芯片到晶圆 (C2W) 间距小于 3 µm（互连密度大于 10 5 /mm2），要求：3σ 放置精度小于键合间距的 10%；空隙不得大于键合间距的 0.5%，总空隙密度不超过键合间距的 2.5%；无颗粒和无缺陷（尺寸大于 50 nm）的组装工艺和流程；以及具有无空隙填充（void-free fill）、低应力和弯曲以及高热导率的芯片间间隙填充（ inter-die gap fill）材料。

与此同时，人们正在探索光子互连技术，以突破电连接的局限性。片上光子技术可以提供低延迟、高吞吐量的连接，同时功耗更低，使其成为高带宽和长距离通信的理想选择。此外，人们还在开发结合电子和光子互连的混合电光解决方案，以充分利用这两种技术的优势。

重分布层 (RDL) 是先进互连技术的另一个关键组件。用于扇出型晶圆级封装 (FOWLP) 的细间距 RDL 无需硅中介层即可提供高密度连接。双层和多层 RDL 支持更复杂的布线方案，并通过降低电磁干扰来提高信号完整性。将多个异构组件集成在单个封装中的系统级封装 (SoP) 设计也受益于这些进步。高带宽内存 (HBM) 接口依靠先进的互连解决方案在处理单元和堆叠内存之间实现低延迟、高带宽通信，从而实现现代人工智能计算系统中的高效数据传输。

材料和工艺创新对于互连技术的进步至关重要。低损耗、高介电材料的开发可以提高高频信号完整性，而先进的金属化技术则旨在提高可靠性并减少电迁移。铜仍然是标准的互连材料，但人们正在探索钴和钌等替代材料，以实现更小的几何尺寸。有效的热管理解决方案，例如先进的热界面材料和集成散热器，对于高密度互连产生的热量的散热也至关重要。

尽管取得了显著进展，但仍存在一些挑战。随着数据速率的提高，高频信号完整性的管理变得越来越困难，这需要在材料和电路设计方面取得突破。最小化每比特传输的功耗是另一个关键点，尤其是对于人工智能和边缘计算等需要高性能和低能耗的应用而言。此外，确保可扩展性和可制造性以及合理的成本对于广泛应用至关重要。下一代互连的未来需要材料科学家、电气工程师和封装设计师之间的跨学科合作，以创建突破性能、效率和集成度界限的整体解决方案。随着这些技术的进步，它们将继续塑造半导体封装的未来，并在广泛的应用中创造新的可能性。

随着业界致力于开发针对特定应用定制的更高性能、更低功耗的解决方案，预计chiplet的普及将持续下去。下一代封装需要支持异构集成的爆炸式增长，实现互连，以容纳极细间距的 I/O 芯片（间距小于 10 µm）和极细的线/线距（线宽小于 1 µm）电路。总体而言，3D 芯片集集成的目标是实现两个基本性能要求：(1) 更高的效率（以bits/J为单位）（图3）；(2) 更高的带宽密度（以 IO/mm 或 IO/mm² 为单位）（图 4和图5）。

图3：各种封装技术的相对能量性能比较

表1展示了用于互连芯片集并满足未来高性能要求的 HI 路线图。为了满足未来对硅中介层的需求，需要能够在正面生产更多数量的增层，并在背面生产多层 RDL。基板厚度也可能需要从 100 µm 降至 50 µm 或更低。对于重构 fan-out技术，主要的技术驱动力将是实现正面和背面增层 L/S 均小于 1 µm。对于这两种 HI 技术，都需要容纳 I/O 焊盘间距小于 10 µm 的芯片。此时，组装技术将从传统的焊接方法过渡到混合键合。未来的开发工作需要侧重于芯片到晶圆 (D2W) 和芯片到芯片 (D2D) 混合键合，以满足未来的性能和成本目标。

表1：实现未来 HI 的路线图技术发展需求

电力输送和热管理

由于核心数量增加，电源轨也随之增加，这增加了处理器供电问题的复杂性。在不久的将来，高功率AI和HPC领域的处理器的电流将超过1000 A。对于低功耗移动处理器而言，首要重点是缩小设备的整体尺寸并最大程度地延长电池续航时间。因此，处理器、内存和稳压器占用的面积被迫缩小，以便为更大的电池腾出空间。此外，为了追求更轻薄的设备，处理器的高度以及电感器和电容器等供电组件的尺寸都必须缩小。

电力输送解决方案

集成电压调节器 (IVR：Integrated Voltage Regulators) 已成为解决前面讨论的几个电力输送挑战的关键解决方案载体。IVR 被广义地定义为在封装或芯片上集成电压调节末级的解决方案。IVR 方案日益普及，并已应用于众多商用处理器。通过精细的电源管理来降低功耗的驱动力导致了电源轨数量的激增。由于平台级资源的匮乏，在平台上部署数十个电压调节器并不现实。利用有限的资源，构建少量强大的平台级电压调节器，将输入电源传输到封装或芯片上的各个集成电压调节器，效率更高。

推动 IVR 发展的另一个因素是处理器功率水平的稳步增长，尤其是在数据中心 CPU 和 GPU 中。随着功率水平的提高，供电网络中的布线损耗会对整体系统效率产生重大影响。IVR可以通过以更高的电压为处理器供电来解决这个问题。这样可以减少流过供电网络的电流，并最大程度地减少供电网络中的路由损耗（~RI2 ）。在高功率水平下，路由损耗的减少足以抵消 IVR 引入的转换损耗。

IVR可以根据其拓扑结构大致分类。最简单的片上供电解决方案是电源门开关（ power gate switch）。电源门用于关闭非活动电路的电源，以最大程度地减少其漏电功耗。电源门的一个常见应用是使用单个平台级电源为多个内核供电。电源门的最大缺点是它们无法调节输出电压。线性或低压差 (LDO) 稳压器通过在其设计中加入控制环路来解决这个缺点。由于没有储能元件，LDO 也相对容易在片上实现。但是，LDO 通常仅限于输入电压接近输出电压的应用。因此，它们不适合用于高功率轨道，因为使用 IVR 的动机是通过以明显更高的电压引入电力来最大限度地减少布线损耗。

开关调节器更适合需要更高输入电压的 IVR 实现。开关稳压器使用储能元件来实现高效的电压转换。降压稳压器中的储能元件是电感，而开关电容稳压器 (SCVR) 则使用电容作为储能元件。由于电容的储能密度通常高于电感，因此可以设计出高效的紧凑型 SCVR。然而，简单的 SCVR 存在调节性能较差的问题，因为它们最适合用于固定比例的输入到输出转换，并且当输入输出电压与最佳比例明显偏离时，效率通常会较低。

最近，人们引入了新的基于开关电容器的混合拓扑来解决这些缺点。基于降压稳压器和线性稳压器的混合方案也已实现。为了用更少的电感器生成可扩展数量的片上电源域，已经实现了单电感多输出 (SIMO) 稳压器，并增强了线性稳压器以进行瞬态管理。

表 2 列出了先进封装的未来功率传输要求。

表2：电源传输需求

热管理挑战

要理解未来应对先进封装和异构集成散热挑战的路线图需求，首先需要回顾历史架构趋势。

在早期的高性能计算 (HPC) 应用中，摩尔定律晶体管的微缩和旨在提升性能的产品架构选择，使得散热技术最初的重点是解决高功率密度（得益于更高频率的晶体管工作和工艺微缩）以及更高的总封装功耗。由于多核架构等架构改进以及对每时钟周期指令数的更多关注，这种不可持续的趋势在 21 世纪初被打破。

在多核架构中，重点是利用摩尔定律的力量来提供更多核心，以提高计算性能和并行指令。这个时代也见证了内存控制器、图形处理器等IP模块异构集成的首次发展。近年来，由于先进的封装技术，这一趋势加速发展。这些技术允许将不同数量的芯片集、供电元件、内存块等集成到封装级别——通常是3D异构封装。最近的产品已将超过1000亿个晶体管和47个有源计算模块（涵盖五个不同的工艺节点）集成到单个封装中。

预计这些趋势将持续下去，并且很可能在未来的计算产品中加速发展。因此，未来工艺扩展和先进封装将面临以下散热挑战：

1、由于工艺不断扩展，芯片级的功率密度不断增加，并且性能/频率不断提高以支持 AI 和 HPC 应用。

2、先进的 3D 封装带来了独特的散热挑战。芯片堆叠减少了散热面积，从而产生了附加有效功率密度，需要仔细优化堆叠间的布局，以将功率密度降低到架构可承受的范围内。堆叠还会增加堆叠中芯片与冷却板或散热器之间的热阻。高功率 3D 堆叠的热管理可能需要嵌入式堆叠冷却结构，包括散热通孔和微通道冷却结构。

3、由于异构架构可能承受大量工作负载，且核心/执行单元数量持续增加，因此需要进行多点热优化。由于先进的封装热架构通常需要进行热权衡，以牺牲封装中某一部分的散热性能为代价来提升封装中另一部分的散热性能，因此这一点尤为重要。

4、高速IO（例如高速SerDes）的功率密度持续增加。在某些情况下，这些IP模块最好放置在3D堆栈的基片中。由于硅金属堆栈（无论是面对面还是背对背3D堆栈）中的互连层和介电层导致基片与3D堆栈顶部之间的热阻较高，这将增加IP模块功耗的难度。

5、需要对封装规模和系统规模进行热优化。封装的尺寸和复杂性不断增加，而系统冷却方法也越来越贴近封装本身。数据中心机房空调 (CRAC) 单元使用安装在封装上的冷却板，直接在机架和服务器内提供从空气冷却到液体冷却的冷却。这导致需要对封装热管理进行协同设计（通常还要考虑具体的工作负载）。冷却板已广泛应用于高性能计算 (HPC) 系统，并且正在扩展以适应高功率人工智能 (AI) 系统。在移动领域也出现了这种情况，笔记本电脑散热解决方案中热管的位置、尺寸和方向需要考虑封装核心布局。随着 3D 集成和先进封装技术的不断发展以及系统级散热解决方案的改进，预计这种需求将会增长。

随着3D封装中每层硅片厚度的降低，热点的横向扩散程度显著降低。这会导致热量散出封装时有效功率（热）密度增加，同时也会增加对封装内热缺陷的敏感度。例如，当硅厚度从 700 μm 减小到 50 μm 时，与封装接触的热界面中的关键缺陷尺寸会相应减小。这需要对 3D 堆叠内的热特性（尤其是导热性）进行高分辨率（x、y 和 z）的理解。

如表3 所示，上述挑战推动了对新成分、计量和建模技术的需求。

表3：热管理要求

材料

加工后残留在半导体封装内的材料（例如直接材料）被定义为构成要素。这些材料包括载体（基板、引线框架、中介层、增材制造材料、重分布层等）、芯片粘接材料、底部填充材料、封装材料和焊料，以及散热解决方案（例如盖子、热界面材料等）。与构成要素不同，“辅助”材料是指用作工艺耗材（例如胶带、光刻胶、化学品和浆料）的材料；这些不在本节的讨论范围内。

特定应用驱动因素，包括高性能计算、电力电子/电气化以及亚太赫兹通信基础设施，将用于定义新材料功能，以提升先进封装领域的系统级性能。重点领域包括：实现更高封装布线密度/小型化所需的材料改进、电气性能的提升，以及机械和热性能的提升，从而提高可加工性和可靠性。需要先进的散热解决方案，才能在器件最高结温、尺寸和成本的限制下实现系统级性能。封装平台需求涵盖从传统的层压板和引线框架封装到高密度倒装芯片/扇出型晶圆级封装和大幅面面板级封装，以实现下一代产品的成本和性能目标。

表 4 中列出的特定应用性能需求决定了材料属性、可加工性和性能要求。

表4：封装材料需求及能力评估

基材

随着基板从芯片载体向集成平台的转变，该基板平台的驱动属性或要素需要转变为新的扩展术语和目标。该基板平台的这些驱动属性或要素是凸块间距和I/O扩展，用于芯片互连和通过嵌入分立元件进行供电。对于高性能计算 (HPC) 应用，行业领导者已提出可扩展至 10,000 IO/mm² 的平台。将此品质因数转换为互连术语意味着互连面密度等于每平方毫米 10,000 个凸块或焊盘，这要求凸块或焊盘间距为 10 微米。如图4 所示，这种密度要求互连技术处于焊料互连和铜-铜互连之间的过渡区域——这种过渡将对组装和基板技术带来挑战。对于基板技术而言，走线宽度、铜厚度、相关的间距要求以及介电材料和盲孔焊盘直径都会影响面密度能力。

图4：互连面密度（凸点/mm² ）与凸点间距的关系。缩小凸点间距需要从基于焊料的互连过渡到铜到铜的互连。

此外，采用 HI 技术的 HPC 应用将需要更高和更低的线密度布线层。布线层的数量取决于所需的 I/O 密度，取决于所需的集成度和性能。此外，如图5 所示，每毫米每层的线数与半线间距（以微米为单位）的关系，说明了不同中介层和基板技术的线性布线能力范围。

图 5:每毫米每层的线数与半线间距（μm）的关系，展示了不同中介层和基板技术的线性布线能力范围。以上是先进基板在高密度和高性能应用方面的两个关键微缩要素

总而言之，未来高密度基板微缩有几种选择。其中一种方案是将细间距凸块芯片（大多数情况下为芯片组）连接到线宽和间距≤2 µm的高密度有机基板上。尽管有人担心当前的材料和工艺可能无法支持 5 µm 以下的线宽和间距，但目前正在研究开发新的材料和工艺，以实现预期目标。另一种方法是使用有机/无机重分布层 (RDL) 来布线所连接的细间距凸块。模塑或组装的RDL结构将连接到密度较低的层压基板上。此外，还有潜在的新材料替代品可供使用。表5总结了高密度基板技术的趋势。

无论哪种发展路径，都必须专注于制造科学与工程，以提升经济效益和先进的基板制造实践。为了确保美国在该领域的竞争力，需要制定具体的运营目标，包括良率、产量和利用率，并根据时间进行规划，并与工业4.0（智能制造）计划保持一致。

表5：高密度基板技术评估

工作频率高于6 GHz的射频器件需要创新的解决方案，以实现高水平的功能集成，同时仍能确保最佳的芯片工作温度。因此，对新材料、新结构和新组装技术的需求不断增长。

5G 和 6G 设备中使用的基板不再是简单的印刷电路板 (PCB)。这些基板是支持系统集成的关键构件，通常被称为系统级封装 (SiP)。尽管之前由标准 PCB 承载，但它们如今正在推动先进的 IC 基板技术的发展。

未来的系统，尤其是工作频率高于100 GHz的系统（第1-3年：110-170 GHz（D波段）；第3-5年：220-350 GHz（G波段））是尖端产品，支持多芯片集成，从而处理和传输更大量的数据。用于制造射频封装和模块的先进基板技术比以往任何时候都更受小型化驱动。

在不久的将来，我们需要能够嵌入多个无源器件和至少一个有源器件的技术。因此，下一代射频器件将需要先进的集成电路基板技术，其结构微型化，例如线宽/线间距 (L/S) 低于 15/15 µm、间距 (pitch) 低于 20 µm、焊盘尺寸低于 30 µm，以及对准精度更高的组装技术。

此外，导电迹线和天线贴片将采用超低表面粗糙度制造。结合低损耗介电材料的使用，这些迹线可能会出现分层。因此，这些通常基于层压板的基板可能需要使用粘合促进剂来避免分层，同时仍能确保出色的性能。最后，制造这种系统级面板（500 毫米面板上的微米级）将需要基于模拟的过程优化，以避免翘曲和可靠性问题。

生命周期结束管理

电子系统的封装必须考虑防止机械损伤（芯片的机械保护）、电气连接（输入/输出）、冷却（去除电路功能和器件泄漏散发的热量）、空间变换（从微观到宏观互连的转变）、射频噪声发射、静电放电和产品安全。

传统的装配工艺流程如下：

1、冲模、分类和挑选/背面研磨

2、芯片和元件的放置和连接

3、封装（底部填充）

4、散热解决方案/盖子连接

5、球栅阵列 (BGA) 和组件连接

6、检查

7、模块测试

8、扫描并打包

先进封装涵盖多种组装技术，用于将芯片集成到封装中，从而遵循摩尔定律，提升系统性能和能效，同时降低成本。各种组装技术包括扇出型晶圆级封装 (FOWLP)、重分布层 (RDL)、系统级封装 (SiP)、2.xD（中介层、桥接）和 3D 集成。

组装技术和工具已从传统的二维多芯片模块封装发展到适应二维系统级封装 (SiP) 上不同尺寸和功能的芯片/芯片集 (die/chiplet) 和组件的异构集成。生产线需要进行修改和优化，以实现多芯片、组件贴装（包括顶部金属 (TSM) 和背面金属 (BSM)）、锡膏筛选、焊膏检测和自动光学检测。组装工艺需要允许元件之间有更严格的间距，并采用先进的基本规则将芯片连接到层压板上。

例如，在封装步骤中，需要使用新型高产量分配工具，在受限区域内以精确、可重复的小体积分配方式分配毛细管底部填充材料。除了由间距缩放驱动的先进组装技术外，还需要开发元件返工工艺。最后，这些新的装配工艺需要可制造，同时还要满足制造产量目标，确保强大的可靠性规格并具有成本竞争力。

装配挑战

从传统的倒装芯片封装（200-150 µm 间距，基于焊料的互连）向带有铜柱 (CuP) 的细间距 (130 µm) 的转变，以及提供更高互连密度的新型层压板设计基本规则，给组装和制造带来了新的挑战。最终采用大型层压板格式（> 80 x 80 mm2 ）、增强型散热解决方案和新型互连结构 (CuP) 必然会导致组装前和组装过程中材料和工艺的变化。这些受影响的材料和工艺的一些示例包括不同的助焊剂策略（喷涂与浸涂）、新型封装材料以及用于保持与 BGA 产品兼容的热性能的替代热界面材料。需要新的工具来处理这些大型层压板的翘曲增加，以确保 BGA 共面性和/或元件筛选工艺兼容性 (TSM/BSM). 这些复杂的模块布局也需要新的检测工具。

为了满足高带宽和向芯片级过渡过程中对额外I/O的需求，超细间距封装（间距≤55 µm）、CuP和先进封装解决方案（例如2.xD、硅桥）以及3D垂直集成等新技术的进步至关重要。芯片级（可能更薄、多间距和悬臂式）以及使用这些先进技术元件的组件的组装需要更精确的切割/拾取和贴装工具，同时还要能够处理减薄的硅片。此外，还需要替代的芯片连接方法和工具，例如热压键合，以取代大规模回流焊，并可能加入非导电膏（NCP）材料进行封装和/或助焊剂。此外，封装工艺本身可能需要在有限区域内进行更精确的点胶，这推动了对新型点胶工具和/或新型点胶泵的需求。此外，还需要新的检测工具来进行晶圆入库检测、连接前后以及这些高密度复杂模块布局的封装。这些新的组装工艺需要具备可制造性、可靠性和成本竞争力。由于某些高性能应用可能需要更高的洁净室规格，因此在组装超细间距封装时必须考虑污染控制。

未来十年及以后，为了满足未来芯片性能对互连密度的极高要求，以及为了实现能效而降低功耗，同时保持信号和电源完整性，我们需要转向更精细的间距（< 10 µm）。组装技术和工艺需要从基于焊料的互连过渡到无焊料互连（Cu-Cu）。这一过渡将涉及硅堆叠解决方案和用于芯片到晶圆 (D2W) 或芯片到晶圆 (D2D) 混合键合的工具的开发。此外，混合键合工艺需要晶圆精加工设备，例如化学机械平坦化（或抛光；CMP），以及比典型的组装/制造生产线更清洁的环境。

共封装光学器件 (CPO) 对于满足未来的带宽和功率需求至关重要。我们可以预见，CPO 将拥有广泛的应用领域，从数据中心（多芯片模块或 MCM CPO）到人工智能/高性能计算 (AI/HPC)（3D CPO 晶圆级处理），再到未来采用硅光子 (SiPh) 芯片的系统。将光学引擎集成到 SiPh 组件以及其他采用先进封装解决方案的组件中，面临着独特的挑战，而这些挑战取决于光学引擎在哪些组装步骤中集成到封装中。例如，这可能需要使用无助焊剂芯片连接工艺、低温固化 TIM 和密封带材料，以及低温 BGA 合金。构建光学引擎需要一整套不同的技能，包括光纤连接组装工艺、模块连接（光纤组件回流能力）以及光学特性。CPO 面临的一大挑战在于光纤连接组装，因为随着设计基本规则的改进，光纤密度不断提高，连接工艺的复杂性也将随之增加。

测试挑战

先进封装和异构集成技术催生了多种系统级封装 (SIP) 设计和应用的复杂组合。这种复杂组合的制造测试开发在诸多方面都极具挑战性。具体而言，在设计中使用现成的现有芯片会导致可测试性设计 (DFT) 集成效果不佳。DFT 的插入通常基于单个芯片的设计，从单芯片设计的角度出发，并未考虑 SiP 中多个芯片的影响。这会导致 DFT 的缺陷，从而导致自动测试设备 (ATE) 中的仪器更加昂贵，并且由于测试时间更长（顺序比率与并发测试可能性）和大量扫描测试模式而导致总体成本更高。

性能和过程建模及模型验证

经过验证的性能和流程建模是加速微电子和先进封装技术发展的关键。对复杂的 HI 系统进行建模的一个重大挑战是需要跨越近八个数量级的长度尺度，从埃到厘米，跨越材料/结构、设备、芯片和封装，同时需要耦合材料、电、光子、电磁、热和机械行为。广义上讲，建模有几个作用：

（1）通过从头算技术开发新材料和界面；

（2）在设计探索过程中评估粗略性能；

（3）通过详细评估为设计改进创建准确的行为评估；

（4）通过模拟协助制造工艺开发；

（5）通过缺陷预测提高制造工艺产量。

为了使模型发挥其预期作用，必须对其进行严格的验证。

一般来说，模型中的数据表示包含每个长度尺度上的物理和几何属性。不同尺度之间的信息交换将包含材料、几何和模拟属性。鉴于每个尺度都由其自己的控制方程组成，尺度之间的接口是必要的，以提供一个独立于底层模型的模块化链接平台。因此，模型抽象需要模块化、灵活，并且不受尺度、材料和几何形状的限制。机器学习 (ML) 模型或许是此类抽象的理想选择。

以下是建模中必须解决的具体元素的详细信息。

一、用于协同设计的快速多物理场、多分辨率建模

要实现混合智能协同设计，需要从原子级到系统级（多尺度）的快速、大规模耦合多物理场建模与分析。不同长度尺度的多物理场模型需要以不同的精度进行耦合，以支持多样化的协同设计需求。需要融合机器智能和领域专业知识，以显著加速器件、电路和系统级的建模、分析和优化。

二、跨设计层的分层不确定性量化

需要对过程变化下的复杂异构系统的不确定性进行量化。由于设计模块相互关联、不确定性源维度高以及对不确定性统计行为的了解不足，此类模型极具挑战性。

三、芯片和封装结构的高保真故障模型

为了准确估算工艺条件的失效时间或可行性，需要详细的多尺度行为模型。随着硅通孔 (TSV) 和互连线尺寸缩小至亚微米级，以及焊料凸点尺寸缩小至数十微米，微观结构将影响由电迁移引起的空洞和疲劳断裂。目前，针对这些失效机制的高保真模型尚不成熟。

四、材料和界面模型

半导体技术的微缩带来了材料和结构在尺寸上的趋同，进而催生了新的特性和属性。例如，电子、电学、热学、机械和化学特性之间的复杂卷积。此外，微缩使得界面对材料至关重要。通常，需要能够跨越从量子到连续体的长度尺度的材料和界面模型。

五、材料特性数据库

设备级（FEOL、BEOL 金属和低 k 材料）、芯片级（3D 互连和键合界面）和封装级（焊料/底部填充、塑封化合物、再分布层、凸块、热界面材料和冷却解决方案）的建模结构需要开发一个精确的材料特性数据库。还需要利用计算流体动力学 (CFD) 模型来开发有效传热系数预测的经验关联式。上述建模需求的现状列于表 6。

表6：与先进封装和 HI 相关的当前和未来建模需求

可靠性

异构集成封装的可靠性对于满足日益增长的高性能电子系统需求至关重要。其面临的重大挑战包括：先进封装架构、材料和结构的集成（例如，使用先进的粘合剂和自修复材料）；先进建模和仿真技术的运用；以及新型测试和认证方法的开发。

一般来说，产品的可靠性是指其在预期使用寿命内执行核心功能的能力。核心功能性能的下降以及辅助功能的丧失将被视为可靠性的降低或受损，而非可靠性的丧失。先进封装和集成式电源 (HI) 中可靠性的丧失和降低是由于器件、封装、子系统和系统故障造成的，而这些故障是由过应力和/或磨损机制引起的。当施加的载荷超过材料的临界载荷/强度时，就会发生过应力失效；而磨损失效则发生在亚临界载荷的重复或循环施加下。过应力失效机制通常是灾难性的和突发性的，例如脆性开裂、脱粘、熔化和电介质击穿。磨损失效机制是渐进的、累积性的，例如互连开裂、脱粘和电迁移。过应力和磨损故障机制都是由热、机械、电、化学、辐射、磁和湿度载荷单独作用以及相互组合作用（例如热机械、热湿机械、热电和热化学载荷）引起的。这些负载可能来自产品的内部工作和/或外部环境或操作条件。这些内部和外部条件的具体应用强度和持续时间对于评估可靠性至关重要。此类评估可以通过物理原型设计和测试，以及虚拟（模拟）原型设计和测试来进行。表 7 提供了特定应用的可靠性鉴定指南。

表7：特定应用的可靠性资格指南预计不会发生重大变化，但在未来十年满足这些相同的指标将面临挑战（以红色显示）。

集成式芯片 (HI) 正在横向和纵向发展，包括 3D 键合、混合键合、嵌入式桥接以及其他先进技术，并采用新材料、创新工艺和测试协议。然而，随着对更高功能、更高性能和更高功率的需求与对更小尺寸、更轻重量和更低成本的需求的增加，可靠性和测试挑战也随之而来。这些先进封装的可靠性对于实现这些技术至关重要。因此，表 7 中的资格指标在未来 10 年内不会发生显著变化，但会显示为红色，特别是因为如果这些新材料、新工艺和新尺寸在设计过程中没有预先考虑可靠性，那么满足相同的可靠性指标将非常困难。

封装中的成本性能权衡

理解“chipletization””的性价比权衡至关重要。从 良率、可重用性、性能分级和布局规划的角度来看，较小的芯片组更具优势。然而，由于芯片组间的互连和组装成本较高，更大的芯片组在功耗和成本方面都更具优势。一项研究表明，对于微处理器类逻辑，40 nm 节点的最佳芯片组尺寸为 50-150 平方毫米，7 nm 节点的最佳芯片组尺寸为 40-80 平方毫米。

对于随机逻辑，两种情况下的最佳尺寸都超过了 200 平方毫米。对将大型、接近光罩大小的多核（例如基于 GPU）芯片（729 平方毫米）划分为更小的芯片进行了分析，并将单片芯片划分为 9 个尺寸为 81 平方毫米的芯片，从而实现了最佳的性能成本比指标。最近对 DRAM 模块的芯片集成技术的分析也表明了粗粒度划分相对于细粒度划分的成本效益。制造工艺的成熟度将在未来的性能成本比确定中发挥关键作用。

Chiplet尺寸和数量的趋势

虽然芯片技术的现状将“chipletization”的性价比最优值设定为每个封装约 10 个芯片，但未来的技术进步可以带来数量更多的芯片系统。美国正在进行的《芯片法案》国家先进封装制造计划 ( NAPMP ) 预计将增加多达 1,000 个不同 x、y、z 尺寸的芯片，以及高达 24 层的 3D 堆叠，芯片尺寸范围从 4 平方毫米到800平方毫米。

挑战、未来需求和可能的解决方案

基于传统半导体尺寸微缩来提升性能和带宽已达到物理极限。随着晶体管栅极间距缩小速度放缓，芯片尺寸接近光罩极限，芯片集系统架构成为业界的答案。为了实现高性能计算 (HPC) 以及未来量子和人工智能 (AI) 技术的芯片集集成，需要先进的封装解决方案。总体而言，封装引脚数量和 I/O 功耗的指数级增长、特定领域架构、IP 复用的技术和商业模式以及混合技术节点芯片集将推动智能集成 (HI) 和先进封装的进步。

先进封装技术的进步需要新的设计工具，包括数字孪生，以使封装设计能够支持协同设计工作流程和预测建模，从而最大限度地降低架构和设计实现之间的迭代成本。需要跨近八个数量级的多尺度模型以及进行多物理场分析，这些对于 HI/AP 系统的设计和分析来说都是重大挑战。需要使用 IVR 以更高的电压传输功率，因为 CPU 和 GPU 功率的增加会导致布线损耗对整体系统效率产生重大影响。增加的功率耗散将需要通过封装热设计来协同设计系统散热策略。在 3D 堆栈创建附加有效功率密度的架构中，这种情况会更加严重，需要仔细的堆栈间布局优化来提供热管理和功率传输解决方案，以支持具有更高性能的新架构。

下一代封装对极高互连密度的需求将推动超细间距（< 10 µm 间距）和极细线距（< 1 µm L/S）电路的发展。组装技术和工艺需要从基于焊料的互连过渡到无焊料互连（Cu-Cu）。这一过渡将涉及硅堆叠解决方案以及用于芯片间或芯片间混合键合的工具的开发。最后，对更小尺寸、更轻重量和更低成本的需求将带来可靠性和测试方面的挑战。虽然未来十年的认证指标可能不会发生显著变化，但如果这些新材料、新工艺和新尺寸在设计过程中没有将可靠性考虑在内，那么要达到相同的可靠性指标将极具挑战性。