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在臺積電早起那的北美技術研討會上，臺積電業務發展和海外運營辦公室高級副總裁兼副聯席首席運營官Kevin Zhang稱其爲“最後也是最好的 FinFET 節點”。臺積電的戰略是開發N3工藝的多種變體，打造一個全面可定製的硅片資源。

Kevin Zhang表示：“我們的目標是將集成硅片性能打造成爲一個平臺。” 截至目前，N3 現有或計劃推出的版本包括N3B、N3E、N3P、N3X、N3S、N3RF、N3A和N3C。

換而言之，自英特爾在2009 年的開發者大會上推出了 22 納米 FinFET 晶圓後，這個改變了芯片行業的設計，從某種程度看，走到了盡頭。

FinFET，英特爾掀起革命

對芯片製造行業的讀者應該知道，在過去幾十年裏，芯片的晶體管已經從planer走向了FinFet。至於爲什麼用FinFet，以及這個進步的意義，我們需要從晶體管的原理說起。

本質上，在一顆芯片中，晶體管的目標是充當一個高速電子開關。導通時，電流從晶體管的源極流向漏極。截止時，電流停止。反型層（上圖藍線）是電流實際流動的地方。

在理想情況下，晶體管需要做三件事：

1) 開啓時允許儘可能多的電流流動（有效電流）

2) 關閉時允許儘可能少的電流流動（漏電流）

3) 儘快在開啓和關閉狀態之間切換（性能）

第一項影響 CPU 在主動工作時消耗的電量，第二項影響 CPU 在空閒時消耗的電量，第三項影響時鐘速度。

事實證明，在傳統的平面晶體管中，硅襯底上的電壓會對漏電流產生負面影響。全耗盡型SOI（絕緣體上硅）是克服這種影響的一種選擇。而隨着晶體管來越小，在提高晶體管密度的同時，在這三個方面取得進展就越困難。畢竟，你不僅要擔心功耗，縮小晶體管尺寸的關鍵在於將更多晶體管塞進相同的物理芯片面積，從而爲更高的性能（更多核心、更大緩存、更高性能結構、更高集成度）鋪平道路。

面對這些挑戰，英特爾率先在22nm 引入了三位的FinFET工藝。

如上圖所示，3D 三柵極晶體管外觀與平面晶體管非常相似，但有一個根本性的變化。英特爾的 3D 三柵極晶體管不再採用平面反轉層（電流實際流動的地方），而是創建了一個三面硅鰭片，柵極環繞其周圍，從而形成了一個表面積更大的反轉層。

此舉將帶來五大成果：

柵極現在對流經晶體管的電流施加了更強大的控制力。

晶體管關閉時，硅襯底電壓不再影響電流。

由於反轉層面積更大，晶體管開啓時可以流過更多電流。

晶體管密度不會受到負面影響。

您可以調整鰭片數量以提升驅動強度和性能。

前兩點可以降低漏電流。當英特爾的 22 納米 3D 三柵極晶體管關閉時，其功耗將低於假設的平面 22 納米工藝。而第三點尤其令人興奮，因爲它可以提高晶體管性能，同時降低總功耗。其好處令人震驚：

因爲在相同的開關速度下，英特爾 22 納米 3D 三柵極晶體管的工作電壓僅爲英特爾 32 納米晶體管的 75% 到 80%。這意味着在相同頻率下可降低有效功耗，或在更高性能水平下保持相同的有效功耗。英特爾聲稱，與 32 納米工藝相比，有效功耗可降低 50% 以上。

英特爾聲稱，在較低電壓下，其性能較其32納米工藝提升37%，在1V電壓下提升18%。

而且，轉向3D三柵極晶體管，還不會對晶體管密度產生負面影響。事實上，英特爾聲稱從32納米到22納米，晶體管密度提升了兩倍（在22納米工藝中，相同芯片面積上可以容納的晶體管數量大約是英特爾32納米工藝的兩倍）。

這種新設計還可以通過改變鰭片的數量來影響驅動強度和性能，從而使英特爾能夠更精細地調整/定位其 22nm 工藝以適應各種產品。對製造成本的影響也微乎其微。英特爾表示，與公司的 22nm 平面工藝相比，3D 三柵極工藝的成本僅會再增加 2-3%。

新技術的引入，對英特爾帶來極大利好，而且，按照英特爾預計，其競爭對手要到 14 納米纔會轉向類似技術。這就掀開了新一輪的爭奪戰。

三雄爭霸，臺積電實現反超

如果按照當時的格局看，有希望推進FinFet工藝的除了英特爾、臺積電和三星這“三雄”外，還有聯電和格羅方德。但考慮到後者最後都退出了先進工藝的競爭，關於他們部分我們在本文就不提及。

回到三雄爭霸FinFet時代，其實英特爾的預測也不全對，因爲競爭對手臺積電並沒有推出14nm，而是在2013年成爲首家開始16納米鰭式場效應晶體管（Fin FET）風險生產的晶圓代工廠。此外，臺積電還成爲首家爲其客戶生產業界首款16納米FinFET全功能網絡處理器的晶圓代工廠。

據相關資料顯示，臺積電的FinFet工藝是在掌握了 20nm 的雙重曝光技術後才推出的，而之所以將其命名爲 16nm，是因爲其密度低於英特爾的 14nm，因此名稱有所不同。該製程使用更小的晶體管，但具有相同的後端金屬層，作爲向 FinFET 過渡的過渡基石。它不會像傳統的微縮製程那樣帶來面積縮小的優勢，但確實提升了性能和功耗。此外，它使用的工具與 20nm 平面製程相同，爲 95%。

值得一提的是，華爲海思半導體有限公司是臺積電指定的第一家採用先進這個芯片製造工藝的公司，而該公司已從臺灣半導體制造有限公司（臺灣新竹）生產出採用 16nm FinFET 製造工藝實現的基於 ARM 的 32 核 64 位網絡處理器。

時任海思半導體總裁何庭波在臺積電發佈的一份聲明中表示：“我們很高興看到臺積電的FinFET技術和CoWoS解決方案成功地將我們的創新設計應用於實際芯片。” 她表示，這款32核ARM Cortex-A57處理器面向無線通信和路由器應用，主頻高達2.6 GHz。她補充道：“這款網絡處理器的性能較上一代提升了三倍。這款極具競爭力的產品能夠支持下一代基站、路由器和其他網絡設備的虛擬化、SDN（軟件定義網絡）和NFV（網絡功能虛擬化）應用，並滿足我們的上市時間目標。”

而作爲首先推出FinFet的企業，英特爾緊隨 22 納米工藝之後推出了 14 納米工藝，但由於工藝落後且良率受限（雙重圖案化 FinFET），使得代工廠得以迎頭趕上。在當時，英特爾還於14納米工藝上開啓了“英特爾對臺積電”的營銷戰。英特爾堅稱臺積電20納米工藝失敗，因爲它沒有采用FinFET技術，而代工廠無法效仿英特爾，因爲英特爾是IDM。而臺積電只是一家沒有內部設計經驗的代工廠。

至於該時段的另一個主角三星，他們也同樣有一段故事在上演。

其實三星 14nm 的密度與臺積電 16nm 相似，但三星選擇了低調的路線，假裝自己與英特爾競爭。

據瞭解，三星於 2013 年 12 月流片了其首款 14nm 測試芯片——Cortex-A7 處理器。該工藝被稱爲 14LPE，並於次年2 月獲得認證；據時任三星代工業務營銷經理 Kelvin Low 稱，三星已完成多款產品的流片，並已爲部分客戶開啓了早期商業化生產。

具體而言，三星14納米的晶體管的溝道、源極和漏極區域形成在從襯底直立的硅鰭片上，柵極環繞鰭片的三側。晶體管的柵極長度定義與普通平面CMOS晶體管相同，但柵極寬度現在包含了鰭片的兩側和頂部。據介紹，14nm 芯片的尺寸將比 20nm 平面工藝製造的芯片小 15%，而臺積電的 16nm FinFET 工藝在微縮方面不會比 20nm 工藝更具優勢。

如下圖所示，三星在製程節點發布方面落後於英特爾，尤其是在20納米制程節點的發佈上，比英特爾晚了兩年多。值得注意的是，三星將14納米制程的落後時間縮短至約6個月。

但後續的歷史發展說明，英特爾且戰且退，而臺積電從10nm、7nm、5nm再到現在當家的3nm，一路領先，最終成就了難以撼動的晶圓代工巨頭。至於三星，無論怎麼佈局，似乎都在重複追趕的過程。

3nm長存，GAA時代接班

從文章開頭的臺積電有關3nm的描述，可以看到在這個全節點上，公司有了很多的佈局。公司也堅信這個工藝在未來能夠成爲一個長壽命節點。

簡單回顧一下，臺積電的 N3（3nm 級）工藝技術系列包含多個變體，包括基準 N3（又名 N3B）、成本更低的寬鬆 N3E、性能和芯片密度更高的 N3P，以及電壓耐受性更高的 N3X。如上文提到，另外還有N3S、N3RF、N3A和N3C。具體而言：

N3B：基準 3nm 工藝。

N3E：成本優化版本，EUV層數更少，且無需EUV雙重曝光。其邏輯密度低於N3，但良率更高。

N3P：N3E 的增強版，在相同速度下性能提高 5% 或功耗降低 5-10%，此外混合設計的晶體管密度提高 4%。

N3X：面向高性能計算 (HPC)，支持更高的電壓和最大時鐘頻率。在 1.2V 電壓下，其速度比 N3P 提升 5%。

N3S：一種高密度變體，旨在最大化晶體管密度，可能使用單鰭庫並可能採用背面供電。

N3RF：適用於射頻產品

N3A：適用於汽車產品

N3C：適用於高價值產品

關於後面這幾個節點，我們沒能找到更多深入的資料。但我們相信臺積電還會在這個工藝上做更多深耕。但是，和文章開頭所說，FinFET走到了盡頭，這主要是因爲鰭片高度和並排放置的鰭片數量已達極限，無法在不遭遇電氣挑戰的情況下提升其載流能力。

於是，爲了進一步改善晶體管溝道的控制，工程師們找到了一種用堆疊的水平薄片取代垂直鰭片的方法，從而創造了一種名爲“環柵場效應晶體管”（GAA 晶體管或 GAAFET）的新概念。

環柵晶體管使用堆疊的納米片。這些獨立的水平薄片垂直堆疊，使得柵極從四面環繞溝道，進一步減少了漏電並增加了驅動電流。這意味着更優質的電信號能夠穿過晶體管並在晶體管之間傳輸，從而提高芯片性能。此外，芯片製造商現在可以靈活地調整納米片的寬度，以最適合特定的芯片設計。具體而言，寬納米片可以提供更高、更優的驅動電流，而窄納米片則可以優化功耗。

於是包括臺積電、三星和Intel在內的三家巨頭，開始了下一代晶體管GAA的探索。

對臺積電來說，N2 將是公司首個採用 GAA 納米片晶體管的節點。由於柵極 360 度環繞溝道（N2 的溝道形狀爲多個水平納米片），該技術有望提升性能並降低漏電。這種結構可以最大限度地增強對溝道的靜電控制，從而在不影響性能或功耗的情況下最小化晶體管尺寸，最終實現更高的晶體管密度。

此外，臺積電表示，N2工藝將超高性能金屬-絕緣體-金屬 (SHPMIM) 電容器融入晶體管的功率傳輸電路，以增強功率穩定性和性能。與該公司之前的超高密度金屬-絕緣體-金屬 (SHDMIM) 設計相比，這些新型電容器的電容密度提高了一倍以上，並且與上一代產品相比，薄層電阻 (Rs) 和過孔電阻 (Rc) 均降低了 50%，這將對性能和功耗產生切實的改善。

英特爾則會在公司的Intel 18A工藝上首次引入環柵 (GAA) RibbonFET 晶體管。

英特爾聲稱，與採用intel 3工藝技術製造的相同模塊相比，其18A製造工藝在相同電壓（1.1V）和複雜度下，性能提升25%，在相同頻率和1.1V電壓下，標準Arm核心子模塊的功耗降低36%。在較低電壓（0.75V）下，Intel 18A工藝性能提升18%，功耗降低38%。此外，與Intel 3工藝相比，18A工藝始終能夠實現0.72倍的面積縮小。

三星則早在2022年就在其3nm工藝上引入了GAA。據三星介紹，公司稱爲 MBCFET（多橋溝道場效應晶體管）的GAA 晶體管架構降低了漏電流，因爲柵極現在被溝道四面包圍；它還可以通過調整溝道厚度來改變晶體管的性能和功耗。

寫在最後

在芯片產業的幾十年裏，不但市場發生了變化，技術發生了變化，連芯片格局也天翻地覆。現在隨着進入2nm甚至埃米時代，一個新的局面又在興起，例如臺積電和三星的全球擴展，英特爾舉步維艱，加上日本Rapidus的來勢洶洶和地緣政治的影響。

屆時，芯片製造會如何發展？會怎樣發展呢？英特爾又能否捲土重來呢？一切都值得期待。