當地時間4月23日，臺積電在美國召開“2025年北美技術研討會”。此次會議臺積電介紹了先進技術發展及行業挑戰與機遇，重點分析了AI驅動的半導體技術升級、先進製程路線圖、下一代節點驗證及晶體管架構與材料創新，旨在支撐未來智能計算基礎設施。
以下爲該會議的重點內容。
01AI與半導體市場
根據臺積電發佈的最新信息，半導體行業正進入一個前所未有的擴張階段，預計到2030年，全球半導體市場規模將達到1萬億美元。推動這一增長的最重要因素是高性能計算（HPC）和人工智能（AI）應用的爆發式發展。
上圖顯示，臺積電預測，到2030年，HPC/AI將佔全球半導體市場的45%，成爲主導應用平臺。其次是智能手機，佔25%；汽車電子佔15%；物聯網佔10%；其他領域佔5%。這種市場結構的變化表明，半導體市場正從以移動設備需求爲中心，關鍵轉變爲以AI和高吞吐量計算工作負載爲核心的創新驅動模式。
AI驅動的應用如何迅速加速對半導體的需求？從數據中心的AI加速器開始，這種增長擴展到AI個人電腦、AI智能手機、增強現實/虛擬現實（AR/XR）設備，以及更長期的應用，如機器人出租車和人形機器人。這些應用不僅在數量上不斷增加，架構複雜度也在不斷提升。
具體而言，預計到2029年，AI個人電腦的出貨量將達到2.8億臺，而AI智能手機的出貨量最早在2025年就有望突破10億部。預計到2028年，AR/XR設備的出貨量將達到5000萬臺。
此外，像機器人出租車和人形機器人這樣的下一代應用，預計到2030年，每年各自將需要250萬個高性能芯片。這些數據表明，未來的芯片不僅要具備更高的計算性能，還需要在能源效率、系統級集成和封裝密度方面取得突破。
臺積電認爲，這些新興的AI驅動應用將大幅增加芯片的複雜性，對更緊密的集成提出更高要求，並推動製程創新，最終爲半導體行業的新一輪增長提供動力。在臺積電看來，這是實現1萬億美元半導體產業願景的基本路徑。
02先進製程技術：N3、N2、A16、A14
N3
目前，臺積電的N3系列（即3nm工藝）已包含已量產的N3和N3E，並計劃後續推出N3P、N3X、N3A以及N3C等版本。
臺積電透露，公司計劃於2024年第四季度開始生產基於性能增強型N3P（第三代3納米級）工藝技術的芯片。N3P是N3E的後續產品，主要面向需要增強性能並保留3納米級IP的客戶端和數據中心應用。
臺積電的N3P是N3E的光學微縮工藝，它保留了設計規則和 IP 兼容性，同時在相同漏電流下性能提升 5%，或在相同頻率下功耗降低 5% 至 10%，並且對於典型的邏輯、SRAM 和模擬模塊混合設計，晶體管密度提升 4%。由於 N3P 的密度增益源於改進的光學器件，它能夠在所有芯片結構上實現更好的擴展，尤其有利於大量使用 SRAM 的高性能設計。N3P 現已投入生產，因此該公司目前正在爲其主要客戶基於該技術開發產品。
與N3P 相比，N3X 有望在相同功率下將最大性能提高 5%，或在相同頻率下將功耗降低 7%。然而，與 N3P 相比，N3X 的主要優勢在於它支持高達 1.2V 的電壓（對於 3nm 級技術來說，這是極限值），這將爲需要它的應用程序（即客戶端 CPU）提供絕對最大頻率 (Fmax)。Fmax 的代價是：漏電功率高達 250%——因此，芯片開發人員在構建基於 N3X 且電壓爲 1.2V 的設計時必須小心謹慎。N3X芯片預計將於今年下半年實現量產。
臺積電路線圖有一些細微的變化。路線圖已延長至2028年，增加了N3C和A14。N3C是一個壓縮版本，這意味着良率學習曲線已經到了可以進一步優化工藝密度的階段。
臺積電會上披露了其下一代芯片製造工藝的進展。公司預計將在今年下半年開始量產N2芯片。這是臺積電首次採用全環繞柵極（GAA）納米片晶體管技術進行生產。
N2
N2（即2nm工藝）作爲臺積電全新的工藝技術，採用了納米片或環繞柵極設計。相比前代技術，N2能夠在相同功耗下實現10%-15%的速度提升，或者在相同速度下降低20%-30%的功耗。
與現有的N3E工藝相比，N2工藝的性能提升了10%-15%，功耗降低了25%-30%，同時晶體管密度增加了15%。臺積電還透露，N2的晶體管性能已接近預期目標，256Mb SRAM模塊的平均良率超過90%。隨着N2逐漸進入量產階段，其工藝成熟度也將進一步提高。臺積電預計，在智能手機和高性能計算應用的推動下，2nm技術的流片數量在投產初期將超過3nm和5nm技術。
此外，臺積電繼續遵循其技術改進戰略，推出了N2P作爲N2系列的延伸。N2P在N2的基礎上進一步優化了性能和功耗表現，計劃於2026年投入生產。在N2之後，臺積電將進入A16（即1.6nm）節點。
A16
A16工藝的核心技術特點之一是超級電軌架構，也稱爲背面供電技術。通過將供電網絡移至晶圓背面，這種技術能夠釋放更多正面佈局空間，從而提升芯片的邏輯密度和整體效能。據臺積電介紹，與N2P相比，A16在相同電壓和設計條件下可實現8%-10%的性能提升；在相同頻率和晶體管數量下，功耗則能降低15%-20%，密度提升範圍爲1.07-1.10倍。
臺積電特別指出，A16工藝特別適合用於信號路由複雜且供電網絡密集的高性能計算（HPC）產品。按照計劃，A16將於2026年下半年開始量產。
A14
全新A14製程技術的推出是此次研討會的一大亮點。A14製程是基於臺積電領先業界N2（2nm）製程的重大進展，基於第二代GAA晶體管技術（NanoFLEX晶體管架構），提供更快計算和更佳能源效率推動人工智能（AI）轉型，亦有望增進端側AI功能，強化智能手機等應用。根據規劃，A14預計將於2028年開始量產，截至目前進度順利，良率表現優於預期。
03先進封裝與系統集成創新
在先進封裝領域，臺積電也有多項重要信息公佈。
臺積電推出了3DFabric平臺，這是一套全面的2.5D和3D集成技術，包括CoWoS（Chip-on-Wafer-on-Substrate，晶圓上芯片再到基板）、InFO（Integrated Fan-Out，集成扇出）和SoIC（System on Integrated Chips，集成芯片系統）。這些平臺旨在克服傳統單片設計的擴展限制，支持基於小芯片的架構、高帶寬內存集成和異構系統優化。
左側是堆疊或芯片級/晶圓級集成的選項。SoIC-P採用微凸塊技術，可將間距降至 16 微米。使用無凸塊技術（SoIC-X），可以實現幾微米的間距。臺積電最初採用 9 微米工藝，目前已投入 6 微米量產，並將進一步改進，從而實現類似單片的集成密度。
對於2.5/3D 集成，有很多選擇。晶圓上芯片 (CoWoS) 技術既支持常見的硅中介層，也支持 CoWoS-L，後者使用帶有局部硅橋的有機中介層實現高密度互連。CoWos-R 則提供純有機中介層。
集成扇出(InFO) 技術於 2016 年首次應用於移動應用。該平臺現已擴展至支持汽車應用。
自2020年以來，臺積電的晶圓系統集成技術（InFO-SoW）已成功應用於如Cerebras和特斯拉等公司的尖端產品中，其中特斯拉的Dojo超級計算機所搭載的晶圓級處理器就是這一技術的標誌性產物。晶圓級設計通過直接在整片硅晶圓上構建處理器，實現了前所未有的核心間通信速度、性能密度以及能效，然而，其複雜度與成本也相應增加，限制了廣泛應用。
還有更新的晶圓系統(TSMC-SoW) 封裝。這項技術將集成規模拓展至晶圓級。其中一種是先芯片 (SoW-P) 方法，即將芯片放置在晶圓上，然後構建集成式 RDL 將芯片連接在一起。另一種是後芯片 (SoW-X) 方法，即先在晶圓級構建中介層，然後將芯片放置在晶圓上。最後一種方法可以實現比標準光罩尺寸大 40 倍的設計。
臺積電的SoIC（集成芯片系統）技術在延續摩爾定律方面發揮了關鍵作用，它不是通過傳統的單片縮放，而是採用基於小芯片的架構，結合高密度3D異構集成。作爲臺積電3DFabric平臺的基石之一，SoIC實現了無基板3D堆疊，允許不同節點、功能和材料的裸片通過高密度互連進行垂直集成。
臺積電提供的圖表還展示了當今典型的人工智能加速器應用，該應用通過硅中介層將單片SoC與HBM存儲器堆棧集成在一起。
臺積介紹了其它一系列高性能集成解決方案，包括用於HBM4 的 N12 和N3 製程邏輯基礎裸晶（Base Die）、運用 COUPE 緊湊型通用光子引擎技術的 SiPh 硅光子整合。
特別是在內存集成方面，臺積電特別強調了CoW-SoW在結合HBM4（第四代高帶寬內存）上的潛力。HBM4憑藉其2048位的超寬接口，有望通過與邏輯芯片的緊密集成，解決AI及HPC工作負載對高帶寬、低延遲內存的迫切需求。這種集成方式不僅極大提升了數據傳輸速度，還有效降低了功耗，爲持續增長的計算密集型應用提供了理想的解決方案。
關於功率優化，未來的AI加速器可能需要數千瓦的功率，這對封裝內的功率傳輸提出了巨大的挑戰。集成穩壓器將有助於解決此類問題。臺積電開發了一種高密度電感器，這是開發此類穩壓器所需的關鍵組件。因此，單片PMIC加上該電感器可以提供5倍的功率傳輸密度（相對於PCB級）。
04未來應用展望
此外，還有很多創新的應用也需要先進封裝技術的支持。
增強現實眼鏡就是一個新產品的例子，這類設備需要的組件包括超低功耗處理器、用於 AR 感知的高分辨率攝像頭、用於代碼存儲的嵌入式非易失性存儲器 (eNVM)、用於空間計算的大型主處理器、近眼顯示引擎、用於低延遲射頻的 WiFi/藍牙，以及用於低功耗充電的數字密集型電源管理集成電路 (PMIC)。這類產品將爲複雜性和效率設定新的標準。
雖然自動駕駛汽車備受關注，但人形機器人的需求也備受關注。其需要大量先進硅片。而將所有這些芯片集成到高密度、高能效的封裝中的能力也至關重要。