芝能智芯出品

英特爾正以EMIB-T爲核心，在先進封裝技術領域邁出關鍵一步，融合了EMIB與TSV兩項核心封裝手段，不僅支持HBM4和UCIe等高帶寬接口，還爲Chiplet設計提供高密度互連能力。

通過與Cadence、西門子EDA、Synopsys等EDA巨頭協作，英特爾正加速構建EMIB-T的設計工具鏈和生態系統。

在Chiplet正逐步走向主流的當下，EMIB-T或將成爲支撐下一代高性能異構集成系統的基礎。

Part 1

EMIB-T技術原理與突破：

將EMIB推向“通孔時代”

EMIB-T，即“EMIB with TSV（Through-Silicon Via）”，是在英特爾原有EMIB（嵌入式多芯片互連橋）技術基礎上的一次關鍵升級。傳統EMIB利用嵌入在封裝基板中的硅橋，實現多顆裸晶之間的高速互連。

而EMIB-T則在硅橋中引入TSV通孔結構，使得信號可垂直穿越橋接芯片本體，實現更高密度、更短路徑的垂直互連。

這種架構帶來三大直接優勢：

◎ 帶寬提升：TSV大幅縮短互連距離，顯著提升數據傳輸速率，能夠支持HBM4等超高帶寬需求；◎ 延遲降低：橋接器內部的TSV路徑比傳統封裝走線更短，有效降低數據通信延遲；◎ 功耗優化：短路徑低電容，有助於降低整體系統功耗，符合高性能芯片的PPA（功耗、性能、面積）優化目標。

從設計角度看，EMIB-T不再侷限於簡單的2.5D互連，而是向3D封裝技術Foveros靠攏，使得在更大芯片尺寸下實現高密度集成成爲可能，爲未來異構計算平臺提供靈活封裝架構。

Part 2

EDA生態構建：

EMIB-T從技術原型

走向產品化的關鍵一步

英特爾在推廣其EMIB-T技術的過程中，得到了EDA工具鏈的強力支持，並選擇與三大EDA公司——Cadence、西門子EDA和Synopsys深度合作，旨在將EMIB-T真正推向量產級設計流程。

Cadence通過其EMIB-T封裝解決方案，專注於多Chiplet架構集成，提供跨芯片間的時序、功耗、佈局和互連協同設計能力，能夠對多個裸晶與EMIB-T橋接器進行協同建模，從而大幅提高複雜系統的設計效率。

西門子EDA則推出了基於TSV的EMIB-T參考流程，在熱分析、信號/電源完整性分析方面構建了完整的工作鏈條，並結合PADK（封裝設計驗證套件）支持設計驗證，有效減少設計返工並提高良率。

Synopsys則通過其3DIC Compiler爲EMIB-T構建了系統級互連模型，支持從RTL到封裝集成的全流程設計，同時通過集成的仿真能力保障高頻、高帶寬設計的可靠性。

此外，英特爾還與Keysight EDA等廠商展開合作，進一步強化EMIB-T在不同Chiplet之間的互操作性，爲生態系統的完善鋪平道路。這一切表明，EMIB-T不僅是一項先進的封裝技術，更是一個需要完整產業鏈配合的系統工程。

小結

隨着Chiplet架構在高性能計算、AI加速器、數據中心SoC等領域快速普及，如何實現裸晶間的高效互連成爲關鍵挑戰。

傳統的封裝工藝已無法滿足對帶寬、密度和能效的極致追求。英特爾的EMIB-T正是在這一背景下誕生的技術突破。EMIB-T不僅保留了EMIB在2.5D封裝中的靈活性，又融合了Foveros的TSV垂直互連能力，是一次從物理結構到EDA流程全面升級的嘗試，將推動Chiplet從“實驗室樣機”走向“可規模化部署”的新階段。

隨着UCIe等通用標準的成熟，EMIB-T或將成爲跨廠商、跨芯粒之間互聯的“基建”，從而推動整個Chiplet產業鏈走向標準化、生態化發展。在先進封裝日益主導芯片設計的今天，EMIB-T無疑將是值得關注的“底層引擎”。