智通財經APP獲悉，國泰海通發佈研報稱，DRAM製程微縮放緩背景下，3D架構轉型與NPU協處理器結合將成爲端側AI發展的關鍵技術路徑。研報指出，當前AI端側推理速度的瓶頸在於內存帶寬而非算力，而3DDRAM通過混合鍵合技術可顯著提升傳輸效率(如800GB/s帶寬下高通驍龍8GEN3的推理速度可從4.8 tokens/s躍升至57 tokens/s)。NPU作爲協處理器的運用疊加3DDRAM極有可能是下一代的端側技術趨勢，給予行業“增持”評級，推薦兆易創新(603986.SH)。

國泰海通主要觀點如下：

DRAM製程微縮放緩，長遠命題在於從2D轉向3D架構

隨着DRAM製程節點不斷縮小，目前DRAM芯片工藝已經突破到了10nm級別。工藝完整性、成本、電容器漏電和干擾、傳感裕度等方面的挑戰愈發明顯，要在更小的空間內實現穩定的電荷存儲和讀寫操作變得日益困難。隨着DRAM芯片製程愈發先進，長遠命題在於從2D轉向3D架構;混合鍵合方案改進了Micro bump的堆疊高度限制等問題，代表3DDRAM未來技術路徑。從技術差異上來說，WoW 3DDRAM與CUBE及現有的HBM方案主要差異在於鍵合方式分別爲混合鍵合與Micro bump。與已廣泛使用的Micro Bump堆疊技術相比，混合鍵合不配置凸塊，可容納較多堆疊層數，也能容納較厚的晶粒厚度，以改善翹曲問題。使用混合鍵合方案的芯片傳輸速度較快，散熱效果也較好。考慮到堆疊高度限制、IO密度、散熱等要求，三大HBM原廠已確定於HBM520hi世代使用HybridBonding。

AI應用目前在走向百花齊放，而不是高度範化的統一模型

硬件側在爲應用的落地醞釀很多新技術儲備，這些機會更加重要。MOE模型開始驅動小的大模型，小型MoE模型Qwen3-30B-A3B的激活參數數量是QwQ-32B的10%，表現更勝一籌，激活10%參數量卻能超過滿血模型，也爲端側應用提供了模型基礎。該行認爲，海外硬件大廠在儲備能讓AI“泛在”與“常開”的技術，NPU作爲協處理器的運用疊加3DDRAM極有可能是下一代的端側技術趨勢。

當前AI端側推理速度的主要瓶頸在內存帶寬而非算力，內存限制問題由3DDRAM解決

以高通驍龍8GEN3爲例，其NPU算力約45 TOPs，內存帶寬約爲67 GB/s，若運行7B大模型，代入前述公式得到計算能力限制約3215 tokens/s，內存帶寬限制約4.8 tokens/s，最終速度取兩者中的最小值，確保實際推理不受硬件瓶頸限制，而其內存限制瓶頸明顯遠大於計算限制。DRAM+NPU通過HB堆疊的形式合封，該行假設以800 GB/s的內存帶寬代入上述高通驍龍8GEN3的問題，內存限制將提升至57 tokens/s。中國大陸玩家兆易創新及其投資子公司青耘科技、光羽芯成，以及中國臺灣存儲IDM華邦電、手機AP龍頭高通等，均發力3DDRAM+NPU方案，技術趨勢明確。

風險提示：AI應用滲透不及預期;3DDRAM技術發展不及預期。