本文由半導體產業縱橫（ID：ICVIEWS）綜合
未來晶體管設計可能降低芯片製造對先進光刻設備的依賴。
最近，英特爾高管發表了一個頗具爭議的觀點：未來晶體管設計（如GAAFET和CFET）可能降低芯片製造對先進光刻設備（尤其是EUV光刻機）的依賴。這一觀點挑戰了當前先進芯片製造的核心範式。
目前，ASML的極紫外（EUV）光刻機是製造高端芯片（如7nm及以下節點）的關鍵設備，它負責幫助臺積電等公司將極其微小的電路設計“打印”到硅晶圓上。據瞭解，EUV技術極爲複雜，一臺EUV光刻設備需要多項跨學科技術的協同支持，才能實現具備成本效益的量產能力。
值得一提的是，2018年，英特爾訂購了首個High-NA EUV光刻系統——TWINSCAN EXE:5000；2023年12月，ASML交付了該光刻系統的首批模塊；2024年3月，英特爾分享了在位於美國俄勒岡州的D1X工廠內，ASML工程團隊安裝調試的部分畫面。
有資料顯示，ASML的High NA EUV光刻機（EXE:5000）的分辨率爲8nm，可以實現比現有EUV光刻機小1.7倍物理特徵的微縮，從將單次曝光的晶體管密度提高2.9倍，可以使芯片製造商能夠簡化其製造流程。在生產速度上，這臺光刻機達到了每小時400至500片晶圓，是當前標準EUV每小時200片晶圓的2-2.5倍的速度，即提升了100%至150%，將進一步提升產能。
根據目前英特爾已經安裝的兩臺ASML High NA EUV光刻機的早期數據，High NA EUV機器只需要一次曝光和個位數的處理步驟，即可完成早期機器需要三次曝光和約40個處理步驟的工作。
然而，這位英特爾董事卻認爲，未來的晶體管設計，包括環繞柵極場效應晶體管（GAAFET）和互補場效應晶體管（CFET），將更多地依賴光刻後的製造步驟，並降低光刻技術在製造高端芯片中的整體重要性。
光刻技術與蝕刻技術的區別是，光刻技術利用光學投影原理將掩膜版圖形轉移至硅片光刻膠層，通過後續顯影形成三維電路模板，其分辨率直接決定芯片製程節點。而蝕刻技術則是依靠等離子體或溼法化學腐蝕手段，選擇性去除未被光刻膠保護的硅片材料，實現圖形結構的立體構建，其各向異性控制能力至關重要。
目前主流的技術方案是鰭式場效應晶體管（FinFET），使晶體管底部連接絕緣材料，使電流通過柵極來完成控制；而新型設計包括GAAFET和CFET，一種是讓柵極包裹晶體管，晶體管組平行排列，另一種是將晶體管組垂直堆疊，可顯著節省晶圓空間。
舉個例子，傳統的FinFET就像是在平地上建房子，主要靠縮小房子的佔地面積來提高密度。新的GAAFET設計則像是用圍牆把房子完全包圍起來，而CFET更進一步，直接把房子疊起來建。這種三維結構的複雜性對精確刻蝕提出了更高要求。爲了從各個方向“包裹”柵極或創建堆疊結構，芯片製造商需要更精細地、特別是橫向地去除晶圓上的多餘材料。
因此，該董事指出，未來的重點可能從單純依賴光刻機縮小特徵尺寸，轉向更復雜、更關鍵的刻蝕工藝，以確保這些新型三維晶體管結構的精確成型。高數值孔徑光刻機在先進製程中的重要性將低於當前EUV設備在7nm及更先進技術節點中的關鍵地位。這預示着芯片製造技術路線可能迎來重大轉變。
臺積電仍在評估ASML “高數值孔徑” 設備
無獨有偶，不久前在臺積電2025年度技術論壇歐洲場，有人提問臺積電是否計劃將High-NA EUV設備用於即將推出的A14製程及未來製程的升級。
臺積電業務開發、全球業務資深副總經理暨副共同營運長張曉強表示，公司尚未找到令人信服的理由。A14的強化提升，在不使用High-NA EUV的情況下也非常顯著。因此，我們的技術團隊在繼續尋找一種方法，透過利用規模效益來延長當前（低數值孔徑爲影設備）的壽命。只要他們能繼續找到方法，顯然我們就不必使用High-NA EUV。
值得一提的是，一臺High-NA EUV造價超過4億美元，幾乎比目前晶圓廠中最昂貴設備的價格翻倍，因此芯片製造商們都需要評估，昂貴的High-NA EUV在速度和精確度方面帶來的效益，何時才能蓋過其高昂價格帶來的成本。
ASML透露，全球目前僅五臺High-NA EUV正式出貨，客戶包括英特爾、臺積電和三星。2025年第一季度，ASML實現淨銷售額77億歐元，毛利率爲54%，淨利潤達24億歐元。第一季度的新增訂單金額爲39億歐元，其中12億歐元爲EUV光刻機訂單。
ASML計劃今年再出貨5臺，並計劃未來幾年將年產量提升至20臺。ASML總裁兼首席執行官傅恪禮（Christophe Fouquet）在財報會議上表示，他預期客戶會在2026-2027年準備好量產測試High-NA EUV。
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