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隨着雲計算、高性能計算（HPC）以及如今的人工智能（AI）推動企業計算不斷發展，再加上半導體設計與製造相關的技術挑戰和成本持續增加，對Chiplet（小芯片）架構的需求也在不斷上升。
過去幾年，英特爾、AMD等系統級芯片（SoC）製造商一直在不斷增強其Chiplet能力，將更小、可複用的小芯片以模塊化架構組合在一起，以提升效率、靈活性和定製化能力。不過，這些基於Chiplet的半導體目前仍依賴各自廠商的專有互連技術來實現連接。
Universal Chiplet Interconnect Express（UCIe）聯盟於2022年成立，由英特爾、AMD、高通、臺積電（TSMC）等半導體公司，以及Google Cloud、Meta、微軟等超大規模雲廠商共同推動。該聯盟的目標是制定一套標準化的互連規範，使不同廠商、不同晶圓廠生產、不同功能的小芯片能夠在單一封裝中協同工作，從而實現更高的靈活性、效率和定製化。當年，UCIe 1.0規範便同步發佈。
本週，UCIe聯盟（現已擁有140多名成員）推出了開放式Chiplet標準的3.0版本，在功耗效率與管理方面做了多項增強，並保持向後兼容。但最引人關注的是性能提升——新規範支持48 GT/s和64 GT/s的數據速率，是一年前發佈的UCIe 2.0（32 GT/s帶寬）的兩倍。
這種性能提升，旨在滿足聯盟所稱的“對高帶寬永無止境的需求”，特別是在AI、HPC和數據分析等快速擴張的領域中，這些領域的封裝可用互連邊界長度（即芯片間連接的物理邊緣長度）十分有限。
數據速率的翻倍適用於UCIe-S（2D標準封裝）和UCIe-A（2.5D先進封裝）設計。諸如AI等應用需要在有限的互連邊界長度內獲得越來越高的吞吐量。
“在很多應用中，我們都受到封裝互連邊界的限制，這在AI和HPC領域尤爲突出，但其他領域也緊隨其後。”
英特爾資深院士、UCIe聯盟主席Debendra Das Sharma在接受The Next Platform採訪時表示，“你需要更高的線性帶寬密度。換句話說，你必須在給定的互連邊界長度上提供更多帶寬，因爲芯片尺寸不會僅僅爲了帶寬需求而改變——它可能因其他原因改變，但不會爲了芯片間帶寬而變。這就是我們把數據速率從32 Gb/s提升到48 Gb/s甚至64 Gb/s的原因。”
Das Sharmas 表示，3D設計方面並沒有變化。
“它仍然是非常低的頻率，因爲在較低凸點密度下，我們已經擁有非常高的帶寬——每平方毫米數百TB/s，甚至多到用不完，因此在3D側不需要提升，這樣可以非常節能。而在2D和2.5D封裝中，則確實需要在固定的互連邊界長度內提供更高帶寬。”
提升數據速率的關鍵是保持3.0版本與之前版本的向後兼容。
聯盟在白皮書中寫道：“這是至關重要的，因爲它確保了現有系統和基礎設施能夠無縫集成新標準。該規範保留了現有的邊帶、有效信號、時鐘跟蹤、數據、訓練和信令協議，爲系統設計人員和開發人員提供平滑的過渡，並確保與前幾代規範設計的小芯片互操作。”
隨着標準適用範圍的擴大，這一點也尤爲重要。雖然UCIe在數據中心、HPC和AI系統中的應用已廣爲人知，但它將具有普遍性。
Das Sharma說：“如今，一切都是Chiplet架構，這無關領域。你看看手持設備或PC，它們都是由Chiplet構建的。UCIe跨越所有領域，汽車也是一個重要應用。我們認爲它就像PCIe（今年6月也迎來了速度升級）一樣，只不過PCIe是板級互連，而UCIe可以從手持設備一直用到數據中心。比如UCIe-A更適合高端小芯片，比如AI應用；而手持設備沒有這種帶寬需求，所以我們有2D封裝。這是一個我們想要覆蓋的完整計算連續體。”
這個連續體還包括數字信號處理器（DSP）以及無線基礎設施、雷達系統等應用。
“當然，我們希望進入AI、HPC和數據中心這些領域，但我們的目標也包括其他市場。這就是我們的定位——那只是我們的一部分‘賽道’。”
UCIe 3.0還帶來了其他改進，包括：
運行時重新校準（runtime recalibration）：可重用初始化狀態，在運行過程中實現低功耗的鏈路調優；
更靈活的SIP（Session Initiation Protocol）拓撲：通過擴展邊帶通道（最長可達100毫米）實現；
連續傳輸協議支持：通過Raw Mode映射實現不中斷的數據流，適用於SoC與DSP小芯片互連等新型應用。
參考鏈接
https://www.nextplatform.com/2025/08/08/uci-express-cranks-up-chiplet-interconnect-speeds/
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