近日，PCI-SIG正式發佈PCIe 8.0標準，將數據傳輸速率推高至256GT/s，再次實現帶寬翻倍，這無疑是PCIe技術發展歷程中的又一里程碑。

從串行總線革命到每秒256GT的速度突破，PCIe技術用20餘年時間重構計算機數據傳輸格局。在如今的技術矩陣中，PCIe憑藉其特性優勢與獨特定位，不僅是連接主板與各類擴展卡的橋樑，更在數據中心、雲計算、高性能計算等領域肩負着數據高速流轉的重任。

回顧這一發展歷程，一系列值得深思的問題浮現：

PCIe技術如何歷經二十餘載風雨洗禮，在迭代之路上一路狂飆？

PCIe在衆多專用互聯技術的衝擊下，如何佔據行業核心地位？

站在技術革新的十字路口，PCIe又將如何突破桎梏、迭代演進，為未來計算架構開闢全新的想象空間？

尤其是在高速互聯技術不斷演進的當下，我們需要深入剖析PCIe的發展脈絡，及其獨特定位與邊界，探尋其中的答案。

從PCI到PCIe，突破傳統互聯桎梏

PCIe全稱為Peripheral Component Interconnect Express，最初由Intel在2001年提出，是一種高速串行計算機擴展總線標準，用於連接主板和高速外圍設備，後續交由PCI-SIG（PCI特殊興趣組織）認證後，該標準被命名為「PCI-Express」，簡稱「PCIe」，旨在替代舊的PCI、PCI-X和AGP總線標準。

在PCIe誕生之前，計算機主要依賴於並行總線技術進行內部數據傳輸。最具代表性的並行總線技術是PCI（Peripheral Component Interconnect）。PCI總線在1992年由Intel推出，旨在解決早期ISA和VLB總線的速度和兼容性問題。PCI總線能夠支持多個設備共享數據路徑，最大帶寬為133 MB/s，這在當時已經非常高效。

然而，隨着計算機硬件性能的不斷提升，PCI總線的侷限性逐漸顯現。並行傳輸方式導致信號衰減嚴重，時鐘同步變得困難，限制了傳輸速度的進一步提升。這些因素推動了對PCIe新型總線技術的需求。

圖源：FMS

作為現代計算平臺的核心互聯技術，PCIe憑藉串行總線架構實現了對傳統PCI並行總線的全面革新。相較於並行傳輸模式，PCIe通過三大核心特性突破了傳統技術的侷限：

串行通信機制：以串行傳輸替代並行架構，從物理層減少信號干擾，顯著提升數據傳輸效率與有效距離；

點對點連接設計：每個外設通過獨立鏈路直接對接根複合體，消除總線競爭瓶頸，實現數據傳輸的直接性與高效性；

可擴展帶寬能力：支持通過通道（Lane）數量線性擴展帶寬，靈活匹配不同設備的性能需求。

這些技術特性不僅為顯卡、存儲設備、網卡等外設提供了遠超傳統PCI的傳輸帶寬與更低延遲，更通過高效資源調度降低系統佔用，成為支撐當代計算機硬件高速互聯的核心技術基石，深刻影響着整個計算系統的架構設計與性能優化方向。

圖源：信維智算

隨着PCIe技術的不斷發展和應用，至今已歷經多代迭代升級，已發展為現代計算機硬件互聯的核心技術，精準適配了當代計算平臺對帶寬持續增長的需求, 其會員公司數量截止2024年12月已達1000家。

速率狂飆20年：

PCIe 1.0到8.0的迭代之路

自2003年發佈首個版本以來，PCIe發展至今已經從最初的1.0升級到了8.0，經歷了多次重要迭代，數據傳輸速率和性能不斷提升。

首先我們介紹一下PCIe標準的演進歷史以及各代PCIe標準之間的主要差異：

PCIe 1.0：

串行互聯起點，2.5GT/s開啓總線革命

作為PCI Express技術的首個標準，PCIe 1.0於2003年由PCI-SIG正式推出，標誌着從傳統PCI總線向串行互聯架構的轉型。

PCIe 1.0單通道傳輸速率為2.5GT/s，採用8b/10b編碼，單通道帶寬約250MB/s。相較於並行PCI總線，PCIe 1.0通過點對點串行鏈路設計，大幅降低了信號干擾，提升了數據傳輸的穩定性與效率。這一帶寬遠超PCI，總線的速度得到了顯著提升。

2005年推出的PCIe 1.1版本對規範細節進行澄清與優化，未改變核心速率，為後續迭代奠定了兼容性基礎，成為早期顯卡、網卡等外設的主流連接標準。

PCIe 2.0：速率翻倍與兼容性延續

隨着技術的進步，2007年初PCIe 2.0正式發佈。

PCIe 2.0在PCIe 1.x的基礎上實現了傳輸性能的跨越式提升，每通道速率從2.5GT/s翻倍至5GT/s，單通道帶寬提升至500MB/s，x16配置下總吞吐量達8 GB/s。

PCIe 2.0標準在技術上延續了串行鏈路架構，通過優化信號完整性設計（如增強發射端預加重），在保持與前代設備完全向後兼容的同時，滿足了高清顯卡、高速存儲等外設對帶寬增長的需求。

這一版本的普及推動了消費電子與服務器領域的硬件升級，成為PCIe技術從起步走向成熟的關鍵節點。

PCIe 3.0：

CTLE技術為高性能顯卡與SSD鋪路

2010年11月，幾經延遲的PCIe 3.0標準正式發佈，標誌着PCIe技術進入高效傳輸新階段。該版本實現了每通道8GT/s的傳輸速率，單通道帶寬提升至約1GB/s，同時開始使用更高效的128b/130b編碼方案來優化傳輸效率，並保持了與PCIe 2.0在軟件及機械接口上的完全兼容。

為支撐高頻傳輸需求，PCIe 3.0引入接收端連續時間線性均衡（CTLE）等先進信號處理技術，配合發送器去加重機制與接收器均衡設計，有效補償高頻信號衰減，顯著提升了信號完整性。此外，其通過協議棧優化降低傳輸延遲，並升級電源管理機制實現精細化功耗控制，可同時滿足移動設備與數據中心的能效需求。

作為2010年代消費級與企業級硬件的主流互聯標準，PCIe 3.0為高性能顯卡、SSD等設備提供了充足帶寬支撐，推動了計算平臺性能的整體躍升。

PCIe 4.0：解鎖NVMe SSD滿速潛能，

推動消費級市場普及

2017年，PCIe 4.0標準問世，實現了傳輸速率的再次翻倍，每通道速率達16GT/s，單通道帶寬約2GB/s，編碼方案延續高效的128b/130b格式。同時，技術上延續前代信號完整性優化思路，通過增強均衡算法與時鐘同步機制，配合計時器擴展通道範圍的設計，有效優化長距離信號傳輸穩定性，為高速率下的鏈路可靠性提供核心支撐。

作為首個全面支持NVMe SSD滿速運行的PCIe版本，PCIe 4.0的高帶寬能力顯著釋放了存儲性能潛力，同時為高性能計算、數據中心AI加速等場景的高帶寬需求提供了關鍵支撐。該標準由AMD銳龍3000系列CPU率先大規模採用，憑藉對前代設備的完全向後兼容性實現平滑過渡，快速推動其在消費級與企業級市場的普及，成為連接SSD、GPU等高速外設的核心互聯標準。

PCIe 5.0：

三大技術革新，核心性能持續提升

自PCIe 4.0推出後，技術迭代節奏顯著加快。

圖源：PCI-SIG

PCI-SIG於2019年5月正式發佈PCIe 5.0規範，在保持與前代技術向後兼容的基礎上，實現傳輸速率的翻倍提升，達到32GT/s，單通道帶寬提升至約4GB/s，通過x16配置可實現128GB/s的吞吐量，足以支撐數據中心400GE網絡的高速傳輸需求。

作為PCIe 4.0的擴展性升級，PCIe 5.0延續了成熟的技術框架，採用與前代相同的Tx/Rx測試方法及基於「眼睛」寬度和高度的接收器應力抖動校準機制，僅通過針對性的電氣優化實現性能躍升。

PCIe 5.0核心技術革新體現在三方面：

新增均衡旁路模式，支持從 2.5 GT/s 直接切換至 32 GT/s 的鏈路訓練，大幅縮短設備初始化時間，為高速鏈路均衡測試提供高效路徑；

通過通道裕度調整和信號均衡技術的優化，有效降低長距離傳輸的信號損失，提升鏈路穩定性；

在速率提升的同時實現延遲降低，配合低功耗設計，完美適配人工智能、機器學習等數據密集型工作負載的性能需求。

整體而言，PCIe 5.0的規格演進聚焦於核心性能提升，僅在信號完整性增強和高速傳輸支持等關鍵領域進行針對性調整，以最小化的技術改動實現了傳輸效率的跨越式提升。

PCIe 6.0：重新定義數據傳輸效率邊界

2022年1月，PCI-SIG正式發佈PCIe 6.0規範，標誌着高速互聯技術進入全新發展階段。

作為PCIe技術演進中的里程碑版本，PCIe 6.0首次引入脈衝幅度調製 PAM4信號編碼，在保持信道帶寬不變的前提下，實現了傳輸速率的翻倍突破，單通道數據速率提升至64GT/s，對應單通道帶寬達8GB/s，通過x16配置可提供256GB/s的總吞吐量，足以支撐數據中心800GE網絡的高速傳輸需求。

圖源：PCI-SIG官網

PCIe 6.0的核心技術革新體現在物理層升級、邏輯層革新以及兼容性與可靠性等多維度的優化：

物理層升級：採用PAM4調製技術替代傳統NRZ編碼，通過四電平信號傳輸實現相同符號率下的帶寬翻倍，同時引入前向糾錯（FEC）機制，有效補償高速傳輸中的信號損耗，保障數據完整性；

邏輯層革新：引入流量控制單元（FLIT）編碼，將數據封裝為固定大小的256B傳輸單元，替代前代的128B/130B編碼和DLLP開銷，顯著提升事務層數據包（TLP）的傳輸效率；

兼容性與可靠性：延續向後兼容設計，同時通過Retimer信號重構、動態鏈路均衡調校等技術優化，在提升速率的同時降低延遲，確保多設備在樹型拓撲中實現高效通信。

這些技術升級使PCIe 6.0完美適配AI訓練、機器學習、雲計算、超大規模數據中心等新興場景的高帶寬需求，為5G、高端存儲、視覺計算等領域的發展提供了核心支撐。

作為一場重構硬件通信規則的技術革命，PCIe 6.0以64 GT/s的高速性能，進一步鞏固了其在計算機系統互聯中的核心地位，重新定義了硬件設備間數據傳輸的效率邊界。

PCIe 7.0：

通過光學重定時器突破傳輸限制

2024年，PCI-SIG組織已經公佈了PCIe 7.0標準。

PCIe 7.0延續了歷代版本的性能躍升路徑，在PCIe 6.0基礎上實現帶寬翻倍，每通道傳輸速率提升至128GT/s，x16通道雙向帶寬可達512GB/s，單通道帶寬約16GB/s，進一步滿足數據中心與AI應用的極致性能需求。

圖源：PCI-SIG官網

技術上，PCIe 7.0沿用PCIe 6.0的PAM4調製與FLIT模式下的1b/1b編碼方案，並保持對前代標準的向下兼容性。

根據PCI-SIG規劃，該標準將在草案階段重點優化信道參數與能效水平，正本規範於2025年完成制定，將於2027年完成預發佈測試 (Pre-FYI)。

圖源：PCI-SIG官網

值得關注的是，PCIe 7.0有望引入光學連接方案以增強長距離傳輸性能，而行業普遍認為其全面普及或將推遲至2028年左右。這一升級將為高速互聯技術注入新動能，持續支撐數據密集型場景的發展需求。

除了發佈規範之外，PCI-SIG 還宣佈了新的光纖互連規範修訂，以實現更高的PCIe技術性能。「光學感知重定時器工程變更通知 (ECN)」修訂了PCIe 6.4規範和新的PCIe 7.0規範，納入了基於PCIe重定時器的解決方案，從而提供了首個通過光纖實現PCIe技術的行業標準化方法。預計該技術將首先應用於人工智能/機器學習和雲等數據中心應用，同時隨着PCIe技術逐漸普及，預計衆多細分市場將出現創新用例。

在高速數據傳輸和計算需求日益增長的今天，PCIe 正在經歷一場前所未有的光互聯革命。半導體行業觀察此前文章《PCIe，新革命》中對此有詳細描寫，在此不再贅述。

PCIe 8.0：繼續延續帶寬翻倍傳統

2025年8月，PCI-SIG協會宣佈正在開發的PCIe 8.0規範將把數據速率提升至256GT/s，相較PCIe 7.0再度實現翻倍，並計劃於2028年向會員發佈。通過x16通道配置，PCIe 8.0的雙向帶寬將達到1TB/s，為高帶寬計算場景帶來前所未有的性能空間。

圖源：PCI-SIG官網

根據PCI-SIG的說明，PCIe 8.0規範在性能提升的同時，將繼續保持向後兼容性並滿足低延遲、可靠性和功耗優化的設計目標。關鍵特性包括：

256.0 GT/s原始比特率，x16配置實現1 TB/s雙向傳輸速率

引入新的連接器技術，滿足更高信號完整性需求

優化延遲與FEC（前向糾錯）機制，確保可靠性

增強協議功能以提升有效帶寬利用率

持續降低功耗，滿足綠色數據中心與移動計算需求

根據PCI-SIG公佈的速率發展趨勢能看到，PCIe標準平均每三到四年完成一次速度翻倍迭代。在PCIe 7.0到8.0的躍遷中，通道信號質量、走線設計和封裝材料都將面臨新的挑戰。

未來，PCIe 8.0可能推動以下技術發展方向：

先進封裝與芯片間互連：協同設計將成為高性能計算平臺的核心競爭力。

光互連技術：在更高傳輸速率下，電信號完整性受限，光互連或將在PCIe 9.0甚至更早的擴展中引入。

系統功耗優化：數據中心對能效的嚴苛要求將促使PCIe協議持續迭代低功耗特性。

PCIe的市場解析與優勢圖譜

PCIe1.0-8.0的帶寬對比表格

（圖源：PCI-SIG官網）

在過去二十多年中，PCIe技術一直是高性能、低延遲I/O連接的首選解決方案。從1.0的2.5 GT/s到7.0的128 GT/s，再到8.0的256 GT/s，PCIe幾乎每一代都將速率翻倍，顯示出技術發展的迅猛速度。

這一趨勢的背後，是計算需求的持續爆發，也反映出PCIe技術對高性能計算、數據傳輸需求持續增長的支撐作用。

AI/ML訓練與推理：大模型訓練已突破數千億參數規模，GPU、AI加速卡和存儲系統的互連需求激增。

高速網絡與邊緣計算：低延遲傳輸和海量數據處理要求更高的I/O帶寬支持。

量子計算與HPC：需要高吞吐、低延遲的系統級互連架構。

汽車與國防領域：自動駕駛和航空電子對實時性和可靠性的要求使高速總線標準成為關鍵組件。

從應用市場來看，PCle在多個行業場景中有着不同的應用情況。雲計算領域佔據最大份額（超過50%），預計將持續主導PCle架構在數據中心和服務器領域的應用市場；在汽車市場中，PCle的採用率自2020年起穩步上升，這是由於汽車行業對AI和ADAS需求增長所致；移動設備市場中，PCle的市場份額穩定在10%-20%左右，主要用於智能設備和高效互聯技術；消費類電子市場裏，PCle的份額逐步擴大，在家庭設備和個人電腦中持續得到應用；而在工業領域，隨着工業自動化和IoT的發展，PCle的採用率呈緩慢增長趨勢，其重要性日益凸顯。

圖源：FMS

具體來看，PCIe接口憑藉其高帶寬和低延遲的特性，被廣泛應用於各類計算設備中：

圖形處理器（GPU）：PCIe接口用於連接高性能GPU，為圖形渲染、人工智能訓練等任務提供高速數據傳輸通道；

CPU與主板芯片組通信：CPU處理器通過PCIe通道與主板南橋芯片（PCH）連接，控制周邊設備（如USB、SATA接口）；

固態硬盤（SSD）： PCIe接口被廣泛用於NVMe SSD，顯著提升了存儲設備的讀寫速度；

網絡接口卡（NIC）：高帶寬的網絡接口卡通常採用PCIe接口，確保數據傳輸的高效性；

高性能計算（HPC）：在HPC系統中，PCIe接口用於連接不同計算節點和存儲設備，以實現數據的高速傳輸。

不難理解，PCIe作為廣泛採用的芯片間互聯協議，其架構優勢在於減少了互操作性挑戰。這一特性有助於用戶實現異構計算，即將CPU、GPU和AI加速器進行結合，通過標準化的互聯技術，極大地提升了異構計算的效率和性能。

尤其是在對 AI 技術的支持方面，PCIe具有高帶寬、低延遲和兼容性的特點，這些特性使其成為支持AI技術廣泛部署和增長的重要基石。其前向和後向兼容性幫助決策者在部署AI技術時提高靈活性，能夠有效縮短部署週期，並且降低部署風險，這使得PCIe在AI行業的採用率將會很高。

基於此，有相關數據預測，到2030年，PCIe技術在AI市場（涵蓋邊緣AI和數據中心AI）的總可用市場預計可達27.84億美元，年均複合增長率為22%。其中，邊緣AI市場預計將以50%的年均複合增長率快速增長，這是由於企業不斷部署邊緣服務器且AI技術日益普及。

PCIe挑戰與競合：

專用技術衝擊下的突圍之路

PCIe接口從2001年發展至今，在協議的完整性上已經建立足夠高的「護城河」。

但隨着行業不斷演進，在GPU卡間互聯繫統中，PCIe作為傳統互聯接口正面臨顯著挑戰。該系統採用CPU與GPU分離的架構，CPU負責任務調度，GPU專注並行計算，而處理器間的互聯帶寬和拓撲結構直接影響性能發揮。

傳統架構中，GPU通過PCIe連接CPU導致無法直接點對點通信，且CPU提供的PCIe通道數量限制了GPU擴展；即便藉助PCIe Switch實現多GPU接入和P2P通信，隨着GPU佔比攀升，PCIe帶寬遠低於處理器與本地內存的帶寬，逐漸成為系統性能瓶頸。

為突破這一限制，英偉達和AMD分別推出NVLink、Infinity Fabric等面向GPU的高速互聯技術，通過更高帶寬和更低延遲提升數據傳輸效率，支持大規模GPU集羣構建，充分釋放計算潛力。但此類技術屬於廠商私有方案，難以跨平臺適配其他GPU場景，存在生態封閉性侷限，也推動了開放異構智能加速系統的探索。

在此背景下，2024年5月由Google、Meta、微軟、AMD、Intel等科技巨頭聯合成立的UALink（Ultra Accelerator Link）聯盟應運而生。該聯盟致力於開發開放的行業標準，聚焦AI數據中心GPU網絡通信優化，旨在打破英偉達在該領域的主導地位，通過匯聚行業力量提供更高效、靈活的跨平臺解決方案，響應人工智能對高速數據傳輸的迫切需求，推動技術合作與創新發展。

此外，在PCIe面臨NVLink等專用互聯技術衝擊、帶寬瓶頸逐漸凸顯的趨勢下，Intel早在2019年3月還推出了CXL（Compute Express Link）協議接口，為高性能異構計算場景提供新的互聯解決方案。

CXL採用「兼容演進」策略，將協議封裝於PCIe鏈路層數據包中傳輸，在CPU端的PCIe總控後端通過事務標識分流CXL專屬事務至專門處理邏輯，實現了與PCIe 5.0接口規格的兼容，可直接在PCIe 5.0架構上運行，既延續了PCIe的硬件生態基礎，又進一步鞏固了其在計算機系統中的核心影響力。

該協議的核心目標是實現CPU與GPU、FPGA及其他加速器之間的高速高效互聯，滿足異構計算對低延遲、高帶寬數據交互的需求。從生態佈局來看，Intel通過構建這一通往內存的「高速路」，試圖在GPU、DPU等加速設備的互聯中掌握主導權——例如第四代英特爾至強可擴展處理器最多支持4個CXL設備，兼容CXL Type1和Type2類型，通過設備接入數量與類型的控制形成對加速設備的制衡。目前NVIDIA等廠商也已加入CXL聯盟，這一開放協議不僅為內存密集型和IO密集型場景提供更高性能價值，更成為Intel在高速互聯領域應對技術挑戰、平衡行業生態的關鍵佈局。

在AI時代網絡互聯技術的選型中，PCIe、NVLink、CXL等方案的選擇成為行業關注的焦點。

不過，這一選擇並非單一技術優劣的判斷，而是需要結合多重維度綜合考量，未來技術格局的演變不僅依賴於技術創新的突破，更受市場需求導向與行業協作生態的深刻影響。對於企業而言，在AI網絡互聯的技術抉擇中，需基於自身對性能指標、成本控制、應用場景適配及長期發展兼容性的綜合評估，才能在動態變化的技術浪潮中找到最適合的路徑。

寫在最後

目前數據中心中廣泛使用的代次是PCIe 5.0和PCIe 6.0；2027年後PCIe 7.0或將開始大規模採用，逐漸普及並接替前代標準；PCIe 8.0的規模化應用預計出現在2030年以後，將進一步提升帶寬和傳輸性能。

圖源：FMS

那麼，PCIe傳輸速率每代次翻倍，是否具有可持續性？

對此有專家表示，儘管PCIe傳輸速率每代次翻倍的趨勢雖然已持續了很多年，但其可持續性逐漸面臨多方面的挑戰。從技術和物理層面來看，這一增長趨勢並非無限持續。如果要確保傳輸速率的持續增長，還將在諸多技術方面發揮重要作用，例如：

先進信號調製，例如採用的PAM4調製技術，在未來可能進一步優化或引入更復雜的信號編碼。

光互連技術替代銅線傳輸的部分限制，光纖互連可實現更高帶寬和更低功耗。

封裝與材料創新通過改進主板佈線、半導體材料和封裝技術，減少信號損耗。

更高效的錯誤糾錯技術優化FEC和CRC等技術，降低高速傳輸的誤碼率。

展望未來，PCIe技術的速率演進將深度踐行「光-電協同、軟硬結合、場景泛化」的發展邏輯。從PCIe 8.0實現256 GT/s的帶寬突破，到更長遠的技術迭代，其核心突破路徑清晰可辨：通過光互連技術打破電信號傳輸的物理瓶頸，依託協議架構創新提升傳輸效率，藉助智能化調度優化資源分配。這種多維協同的技術路線，旨在高速率、低延遲、高可靠性與成本效益之間構建精準平衡。

作為支撐數字基礎設施的核心互聯技術，PCIe不僅將持續鞏固在通用計算領域的基石地位，更將成為AI訓練集羣、量子-經典混合計算等前沿場景的「數字高速公路」。其開放生態與持續進化能力，將為數字經濟的規模化創新提供堅實的技術底座，推動計算架構向更高效、更靈活、更具擴展性的未來演進。