近日，SRC發佈了微電子和先進封裝技術 (MAPT)路線圖 2.0，這是對業界首個 3D 半導體路線圖的全面更新。

如他們在路線圖中所說，信息和通信技術 (ICT) 的持續趨勢是需要移動、存儲、計算、通信和保護的數據量呈指數級增長。依賴於特徵尺寸縮減（尺寸縮放）的傳統半導體技術已達到其物理極限，因此，繼續提升系統性能和能效變得愈發困難。為了補充傳統的晶體管微縮技術，實現經濟高效的系統級封裝 (SiP：Systems in Package )，異構集成 (HI：Heterogeneous Integration) 的需求日益迫切。

當中，異構集成 (HI) 對於實現下一代計算和通信系統的經濟高效實施至關重要，因為Chiplet 和異構集成 (HI) 在提高良率、IP 複用、增強性能和優化成本方面具有顯著優勢。

路線圖指出，一般而言，不同的應用需要特定領域的架構和適當的系統集成策略，以有效地實現性能、功率、面積和成本 (PPAC) 權衡，同時確保信號和電源完整性、功率轉換和傳輸、熱和機械應力管理、可靠性、可測試性和安全性。 系統集成的可能解決方案策略包括將單獨製造的組件水平集成到更高級別的 SiP 中，以及將單獨的芯片進行三維 (3D) 堆疊。SiP 架構和物理設計需要高保真度以及高效的建模工具和技術，包括基於機器學習的工具和技術。

高密度3D系統集成的進展將提高帶寬密度和能效。水平和垂直互連間距的微縮以及下一代互連是實現高帶寬密度和能效的關鍵途徑。鑑於I/O帶寬將與計算核心的擴展成正比，同時封裝引腳數量和I/O功耗也將呈指數級增長，因此，在光互連領域，通常有必要進行能夠實現高帶寬密度、能效和覆蓋範圍的替代創新。

系統集成的挑戰不僅僅侷限於芯片封裝的協同設計，還包括封裝材料的選擇、互連間距縮放的工藝開發以及散熱解決方案的設計，所有這些都需要滿足可靠性和製造良率的目標。這反過來又需要複雜的熱點和缺陷計量、測試和仿真，以便從根本上理解系統性能和可靠性。最後，新型材料是互連、高密度基板、散熱和新興器件開發創新的基礎。

芯片封裝架構和協同設計

宏觀和微觀層面的 2.5D/3D 異構集成對於實現具有各種類型芯片的未來 ICT 系統以及為微電子設計帶來顯著的性能和成本優勢至關重要。這種範式轉變將推動封裝為知識產權 (IP)、異構架構、片上/封裝網絡和可靠系統集成的芯片設計的創新（圖 1）。

圖1：芯片封裝協同設計的工作流程（RTL = 寄存器傳輸級；APR = 自動佈局佈線；PDK = 工藝設計套件；BIST = 內置自測試）

一些挑戰和研究需求包括：

一、HI 的 IP 設計

Chiplet 及其信令接口（signaling interfaces）為微電子生態系統帶來了一種新的硅模塊，具有高帶寬、高面積利用率和低成本的特點。它們開闢了一種新的 IP 複用技術和商業模式，允許靈活地生產不同的功能宏，而不受工藝限制。這種變化需要設計能力來定義物理核心和芯片到芯片的接口，以及硬件-軟件協同設計來對可重複使用的 IP 模塊進行分類。

二、設計空間探索（DSE）

DSE 利用分析模型和人工智能輔助技術，在早期階段快速評估 HI 系統設計，以足夠的精度和可擴展性優化設計範圍。隨着 HI 系統集成規模的急劇變化，DSE 變得越來越重要。

三、異構架構

在整個設計週期（包括設計工具、模型和工作流程）中，Chiplet和封裝設計之間的緊密協作至關重要。系統架構師必須儘早參與設計過程，分析系統和封裝，將設計劃分為不同的Chiplet，並評估計算、數據移動和製造成本方面的必要權衡。此階段的設計和驗證工具（例如 SystemVerilog）需要整合封裝設計和規劃知識，以支持協同設計工作流程。這對目前分離的專用集成電路 (ASIC) 和封裝設計流程而言，是一個重大的改進。此外，對 HI 系統進行早期預測分析對於最大限度地降低架構/微架構定義與設計實現之間的迭代成本至關重要。

異構集成系統和數字孿生的綜合工具： 為了實現芯片-封裝協同設計，需要在綜合流程的每個步驟中模擬封裝，包括架構定義、RTL 設計、佈局佈線、驗證以及時序/功耗分析。新的工具集還需要具備流暢的接口，並支持未來的芯片集設計套件。異構集成綜合的獨特挑戰包括芯片集間接口的時序分析、熱/機械應力分析、功率傳輸以及各種組件的信號完整性。

四、測試與可靠性

異構系統包含多個組件，這些組件的電氣、機械和熱特性差異顯著。未來異構系統的測試需要提供足夠的模塊化，以解決每個組件的特定測試方法，並在覆蓋率、複雜性和成本之間取得平衡。自測試，例如內建自測試 (BIST)，是首選解決方案，但需要對多種功能的聯合測試進行更多研究。隨着2.5D/3D集成中各組件之間的熱/機械相互作用不斷增強，可靠性評估需要從當前針對每個單獨模塊的經驗/統計方法轉變為構建物理可靠性模型，以描述它們在產品層面的相關性。

五、先進封裝的安全問題

由於多芯片組系統級封裝 (SiP) 日益複雜，安全性變得越來越重要，設計自動化工具需要擴展包括安全性、需求追蹤和生命週期管理。為了確保 3D HI 芯片在長期現場運行中的安全性，必須實施能夠抵禦來自不受信任組件和外部惡意攻擊的潛在威脅的解決方案。供應鏈以及相關的硬件和軟件安全問題需要解決，並且需要創建設計工具來檢查芯片組和 SiP 是否遵守與各種威脅面相關的安全策略。需要注意的是，此類工具目前尚處於起步階段，需要進一步開發和完善。

篡改塑封封裝內的信號比篡改PCB板上的信號要困難得多。然而，計算能力和複雜性的提升，加上可編程選項的增加，也為篡改系統開闢了新的途徑。尤其需要從安全角度考慮將射頻 (RF) 組件集成到同一封裝中，因為 RF 組件增加了篡改的風險，而無需物理訪問設備。

先進封裝中異構集成的下一代互連

隨着半導體行業的不斷發展，對更高效、可擴展和高性能解決方案的需求正在推動異構集成和先進封裝技術的創新。這些創新對於高性能計算、人工智能和邊緣計算應用至關重要。這些進步的核心是下一代互連技術的開發，這對於提升性能、增加數據帶寬和降低能耗至關重要。

而隨着摩爾定律下傳統晶體管的微縮已接近物理和經濟極限，人們的關注點已轉向將各種計算、存儲和傳感功能集成到緊湊高效的封裝中。然而，這種轉變的成功在很大程度上取決於先進互連技術的能力，這些技術必須保持高信號完整性、最大限度地降低能耗、提供可擴展性並支持廣泛的應用。

互連技術的關鍵進步包括硅通孔 (TSV)、中介層和混合鍵合方法的發展。高密度硅通孔 (TSV)（例如間距小於 3 µm 且採用無空隙銅填充）可實現堆疊芯片之間的垂直互連，而 TSV 佈局的創新對於降低寄生效應和提升熱性能至關重要。中介層和橋接技術也在不斷發展，硅中介層用於支持芯片集之間的高帶寬連接。有機中介層和玻璃中介層等新興技術提供了具有獨特電氣和熱性能的經濟高效的替代方案。混合鍵合方法，例如英特爾的嵌入式多芯片互連橋接 (EMIB)，無需完整的中介層，從而在提高性能的同時降低成本。

直接鍵合互連 (DBI：direct bond interconnect) 等混合鍵合技術也日益受到關注。這些方法通過使用直接電介質鍵合和金屬互連，實現了更高的互連密度和卓越的電氣性能。晶圓間鍵合和芯片間鍵合技術對於高精度堆疊芯片至關重要，這在需要超高密度和低延遲的應用中尤為重要。圖2展示了 10 µm 和 1.9 µm 間距混合互連的示例。

圖2、10 µm 間距混合鍵合（左）和 1.9 µm 間距混合鍵合（右）

採用先進鍵合技術實現的混合互連，芯片到晶圓 (C2W) 間距小於 3 µm（互連密度大於 10 5 /mm2），要求：3σ 放置精度小於鍵合間距的 10%；空隙不得大於鍵合間距的 0.5%，總空隙密度不超過鍵合間距的 2.5%；無顆粒和無缺陷（尺寸大於 50 nm）的組裝工藝和流程；以及具有無空隙填充（void-free fill）、低應力和彎曲以及高熱導率的芯片間間隙填充（ inter-die gap fill）材料。

與此同時，人們正在探索光子互連技術，以突破電連接的侷限性。片上光子技術可以提供低延遲、高吞吐量的連接，同時功耗更低，使其成為高帶寬和長距離通信的理想選擇。此外，人們還在開發結合電子和光子互連的混合電光解決方案，以充分利用這兩種技術的優勢。

重分佈層 (RDL) 是先進互連技術的另一個關鍵組件。用於扇出型晶圓級封裝 (FOWLP) 的細間距 RDL 無需硅中介層即可提供高密度連接。雙層和多層 RDL 支持更復雜的佈線方案，並通過降低電磁干擾來提高信號完整性。將多個異構組件集成在單個封裝中的系統級封裝 (SoP) 設計也受益於這些進步。高帶寬內存 (HBM) 接口依靠先進的互連解決方案在處理單元和堆疊內存之間實現低延遲、高帶寬通信，從而實現現代人工智能計算系統中的高效數據傳輸。

材料和工藝創新對於互連技術的進步至關重要。低損耗、高介電材料的開發可以提高高頻信號完整性，而先進的金屬化技術則旨在提高可靠性並減少電遷移。銅仍然是標準的互連材料，但人們正在探索鈷和釕等替代材料，以實現更小的幾何尺寸。有效的熱管理解決方案，例如先進的熱界面材料和集成散熱器，對於高密度互連產生的熱量的散熱也至關重要。

儘管取得了顯著進展，但仍存在一些挑戰。隨着數據速率的提高，高頻信號完整性的管理變得越來越困難，這需要在材料和電路設計方面取得突破。最小化每比特傳輸的功耗是另一個關鍵點，尤其是對於人工智能和邊緣計算等需要高性能和低能耗的應用而言。此外，確保可擴展性和可製造性以及合理的成本對於廣泛應用至關重要。下一代互連的未來需要材料科學家、電氣工程師和封裝設計師之間的跨學科合作，以創建突破性能、效率和集成度界限的整體解決方案。隨着這些技術的進步，它們將繼續塑造半導體封裝的未來，並在廣泛的應用中創造新的可能性。

隨着業界致力於開發針對特定應用定製的更高性能、更低功耗的解決方案，預計chiplet的普及將持續下去。下一代封裝需要支持異構集成的爆炸式增長，實現互連，以容納極細間距的 I/O 芯片（間距小於 10 µm）和極細的線/線距（線寬小於 1 µm）電路。總體而言，3D 芯片集集成的目標是實現兩個基本性能要求：(1) 更高的效率（以bits/J為單位）（圖3）；(2) 更高的帶寬密度（以 IO/mm 或 IO/mm² 為單位）（圖 4和圖5）。

圖3：各種封裝技術的相對能量性能比較

表1展示了用於互連芯片集並滿足未來高性能要求的 HI 路線圖。為了滿足未來對硅中介層的需求，需要能夠在正面生產更多數量的增層，並在背面生產多層 RDL。基板厚度也可能需要從 100 µm 降至 50 µm 或更低。對於重構 fan-out技術，主要的技術驅動力將是實現正面和背面增層 L/S 均小於 1 µm。對於這兩種 HI 技術，都需要容納 I/O 焊盤間距小於 10 µm 的芯片。此時，組裝技術將從傳統的焊接方法過渡到混合鍵合。未來的開發工作需要側重於芯片到晶圓 (D2W) 和芯片到芯片 (D2D) 混合鍵合，以滿足未來的性能和成本目標。

表1：實現未來 HI 的路線圖技術發展需求

電力輸送和熱管理

由於核心數量增加，電源軌也隨之增加，這增加了處理器供電問題的複雜性。在不久的將來，高功率AI和HPC領域的處理器的電流將超過1000 A。對於低功耗移動處理器而言，首要重點是縮小設備的整體尺寸並最大程度地延長電池續航時間。因此，處理器、內存和穩壓器佔用的面積被迫縮小，以便為更大的電池騰出空間。此外，為了追求更輕薄的設備，處理器的高度以及電感器和電容器等供電組件的尺寸都必須縮小。

電力輸送解決方案

集成電壓調節器 (IVR：Integrated Voltage Regulators) 已成為解決前面討論的幾個電力輸送挑戰的關鍵解決方案載體。IVR 被廣義地定義為在封裝或芯片上集成電壓調節末級的解決方案。IVR 方案日益普及，並已應用於衆多商用處理器。通過精細的電源管理來降低功耗的驅動力導致了電源軌數量的激增。由於平臺級資源的匱乏，在平臺上部署數十個電壓調節器並不現實。利用有限的資源，構建少量強大的平臺級電壓調節器，將輸入電源傳輸到封裝或芯片上的各個集成電壓調節器，效率更高。

推動 IVR 發展的另一個因素是處理器功率水平的穩步增長，尤其是在數據中心 CPU 和 GPU 中。隨着功率水平的提高，供電網絡中的佈線損耗會對整體系統效率產生重大影響。IVR可以通過以更高的電壓為處理器供電來解決這個問題。這樣可以減少流過供電網絡的電流，並最大程度地減少供電網絡中的路由損耗（~RI2 ）。在高功率水平下，路由損耗的減少足以抵消 IVR 引入的轉換損耗。

IVR可以根據其拓撲結構大致分類。最簡單的片上供電解決方案是電源門開關（ power gate switch）。電源門用於關閉非活動電路的電源，以最大程度地減少其漏電功耗。電源門的一個常見應用是使用單個平臺級電源為多個內核供電。電源門的最大缺點是它們無法調節輸出電壓。線性或低壓差 (LDO) 穩壓器通過在其設計中加入控制環路來解決這個缺點。由於沒有儲能元件，LDO 也相對容易在片上實現。但是，LDO 通常僅限於輸入電壓接近輸出電壓的應用。因此，它們不適合用於高功率軌道，因為使用 IVR 的動機是通過以明顯更高的電壓引入電力來最大限度地減少佈線損耗。

開關調節器更適合需要更高輸入電壓的 IVR 實現。開關穩壓器使用儲能元件來實現高效的電壓轉換。降壓穩壓器中的儲能元件是電感，而開關電容穩壓器 (SCVR) 則使用電容作為儲能元件。由於電容的儲能密度通常高於電感，因此可以設計出高效的緊湊型 SCVR。然而，簡單的 SCVR 存在調節性能較差的問題，因為它們最適合用於固定比例的輸入到輸出轉換，並且當輸入輸出電壓與最佳比例明顯偏離時，效率通常會較低。

最近，人們引入了新的基於開關電容器的混合拓撲來解決這些缺點。基於降壓穩壓器和線性穩壓器的混合方案也已實現。為了用更少的電感器生成可擴展數量的片上電源域，已經實現了單電感多輸出 (SIMO) 穩壓器，並增強了線性穩壓器以進行瞬態管理。

表 2 列出了先進封裝的未來功率傳輸要求。

表2：電源傳輸需求

熱管理挑戰

要理解未來應對先進封裝和異構集成散熱挑戰的路線圖需求，首先需要回顧歷史架構趨勢。

在早期的高性能計算 (HPC) 應用中，摩爾定律晶體管的微縮和旨在提升性能的產品架構選擇，使得散熱技術最初的重點是解決高功率密度（得益於更高頻率的晶體管工作和工藝微縮）以及更高的總封裝功耗。由於多核架構等架構改進以及對每時鐘週期指令數的更多關注，這種不可持續的趨勢在 21 世紀初被打破。

在多核架構中，重點是利用摩爾定律的力量來提供更多核心，以提高計算性能和並行指令。這個時代也見證了內存控制器、圖形處理器等IP模塊異構集成的首次發展。近年來，由於先進的封裝技術，這一趨勢加速發展。這些技術允許將不同數量的芯片集、供電元件、內存塊等集成到封裝級別——通常是3D異構封裝。最近的產品已將超過1000億個晶體管和47個有源計算模塊（涵蓋五個不同的工藝節點）集成到單個封裝中。

預計這些趨勢將持續下去，並且很可能在未來的計算產品中加速發展。因此，未來工藝擴展和先進封裝將面臨以下散熱挑戰：

1、由於工藝不斷擴展，芯片級的功率密度不斷增加，並且性能/頻率不斷提高以支持 AI 和 HPC 應用。

2、先進的 3D 封裝帶來了獨特的散熱挑戰。芯片堆疊減少了散熱面積，從而產生了附加有效功率密度，需要仔細優化堆疊間的佈局，以將功率密度降低到架構可承受的範圍內。堆疊還會增加堆疊中芯片與冷卻板或散熱器之間的熱阻。高功率 3D 堆疊的熱管理可能需要嵌入式堆疊冷卻結構，包括散熱通孔和微通道冷卻結構。

3、由於異構架構可能承受大量工作負載，且核心/執行單元數量持續增加，因此需要進行多點熱優化。由於先進的封裝熱架構通常需要進行熱權衡，以犧牲封裝中某一部分的散熱性能為代價來提升封裝中另一部分的散熱性能，因此這一點尤為重要。

4、高速IO（例如高速SerDes）的功率密度持續增加。在某些情況下，這些IP模塊最好放置在3D堆棧的基片中。由於硅金屬堆棧（無論是面對面還是背對背3D堆棧）中的互連層和介電層導致基片與3D堆棧頂部之間的熱阻較高，這將增加IP模塊功耗的難度。

5、需要對封裝規模和系統規模進行熱優化。封裝的尺寸和複雜性不斷增加，而系統冷卻方法也越來越貼近封裝本身。數據中心機房空調 (CRAC) 單元使用安裝在封裝上的冷卻板，直接在機架和服務器內提供從空氣冷卻到液體冷卻的冷卻。這導致需要對封裝熱管理進行協同設計（通常還要考慮具體的工作負載）。冷卻板已廣泛應用於高性能計算 (HPC) 系統，並且正在擴展以適應高功率人工智能 (AI) 系統。在移動領域也出現了這種情況，筆記本電腦散熱解決方案中熱管的位置、尺寸和方向需要考慮封裝核心佈局。隨着 3D 集成和先進封裝技術的不斷發展以及系統級散熱解決方案的改進，預計這種需求將會增長。

隨着3D封裝中每層硅片厚度的降低，熱點的橫向擴散程度顯著降低。這會導致熱量散出封裝時有效功率（熱）密度增加，同時也會增加對封裝內熱缺陷的敏感度。例如，當硅厚度從 700 μm 減小到 50 μm 時，與封裝接觸的熱界面中的關鍵缺陷尺寸會相應減小。這需要對 3D 堆疊內的熱特性（尤其是導熱性）進行高分辨率（x、y 和 z）的理解。

如表3 所示，上述挑戰推動了對新成分、計量和建模技術的需求。

表3：熱管理要求

材料

加工後殘留在半導體封裝內的材料（例如直接材料）被定義為構成要素。這些材料包括載體（基板、引線框架、中介層、增材製造材料、重分佈層等）、芯片粘接材料、底部填充材料、封裝材料和焊料，以及散熱解決方案（例如蓋子、熱界面材料等）。與構成要素不同，「輔助」材料是指用作工藝耗材（例如膠帶、光刻膠、化學品和漿料）的材料；這些不在本節的討論範圍內。

特定應用驅動因素，包括高性能計算、電力電子/電氣化以及亞太赫茲通信基礎設施，將用於定義新材料功能，以提升先進封裝領域的系統級性能。重點領域包括：實現更高封裝佈線密度/小型化所需的材料改進、電氣性能的提升，以及機械和熱性能的提升，從而提高可加工性和可靠性。需要先進的散熱解決方案，才能在器件最高結溫、尺寸和成本的限制下實現系統級性能。封裝平臺需求涵蓋從傳統的層壓板和引線框架封裝到高密度倒裝芯片/扇出型晶圓級封裝和大幅面面板級封裝，以實現下一代產品的成本和性能目標。

表 4 中列出的特定應用性能需求決定了材料屬性、可加工性和性能要求。

表4：封裝材料需求及能力評估

基材

隨着基板從芯片載體向集成平臺的轉變，該基板平臺的驅動屬性或要素需要轉變為新的擴展術語和目標。該基板平臺的這些驅動屬性或要素是凸塊間距和I/O擴展，用於芯片互連和通過嵌入分立元件進行供電。對於高性能計算 (HPC) 應用，行業領導者已提出可擴展至 10,000 IO/mm² 的平臺。將此品質因數轉換為互連術語意味着互連面密度等於每平方毫米 10,000 個凸塊或焊盤，這要求凸塊或焊盤間距為 10 微米。如圖4 所示，這種密度要求互連技術處於焊料互連和銅-銅互連之間的過渡區域——這種過渡將對組裝和基板技術帶來挑戰。對於基板技術而言，走線寬度、銅厚度、相關的間距要求以及介電材料和盲孔焊盤直徑都會影響面密度能力。

圖4：互連面密度（凸點/mm² ）與凸點間距的關係。縮小凸點間距需要從基於焊料的互連過渡到銅到銅的互連。

此外，採用 HI 技術的 HPC 應用將需要更高和更低的線密度佈線層。佈線層的數量取決於所需的 I/O 密度，取決於所需的集成度和性能。此外，如圖5 所示，每毫米每層的線數與半線間距（以微米為單位）的關係，說明了不同中介層和基板技術的線性佈線能力範圍。

圖 5:每毫米每層的線數與半線間距（μm）的關係，展示了不同中介層和基板技術的線性佈線能力範圍。以上是先進基板在高密度和高性能應用方面的兩個關鍵微縮要素

總而言之，未來高密度基板微縮有幾種選擇。其中一種方案是將細間距凸塊芯片（大多數情況下為芯片組）連接到線寬和間距≤2 µm的高密度有機基板上。儘管有人擔心當前的材料和工藝可能無法支持 5 µm 以下的線寬和間距，但目前正在研究開發新的材料和工藝，以實現預期目標。另一種方法是使用有機/無機重分佈層 (RDL) 來佈線所連接的細間距凸塊。模塑或組裝的RDL結構將連接到密度較低的層壓基板上。此外，還有潛在的新材料替代品可供使用。表5總結了高密度基板技術的趨勢。

無論哪種發展路徑，都必須專注於製造科學與工程，以提升經濟效益和先進的基板製造實踐。為了確保美國在該領域的競爭力，需要制定具體的運營目標，包括良率、產量和利用率，並根據時間進行規劃，並與工業4.0（智能製造）計劃保持一致。

表5：高密度基板技術評估

工作頻率高於6 GHz的射頻器件需要創新的解決方案，以實現高水平的功能集成，同時仍能確保最佳的芯片工作溫度。因此，對新材料、新結構和新組裝技術的需求不斷增長。

5G 和 6G 設備中使用的基板不再是簡單的印刷電路板 (PCB)。這些基板是支持系統集成的關鍵構件，通常被稱為系統級封裝 (SiP)。儘管之前由標準 PCB 承載，但它們如今正在推動先進的 IC 基板技術的發展。

未來的系統，尤其是工作頻率高於100 GHz的系統（第1-3年：110-170 GHz（D波段）；第3-5年：220-350 GHz（G波段））是尖端產品，支持多芯片集成，從而處理和傳輸更大量的數據。用於製造射頻封裝和模塊的先進基板技術比以往任何時候都更受小型化驅動。

在不久的將來，我們需要能夠嵌入多個無源器件和至少一個有源器件的技術。因此，下一代射頻器件將需要先進的集成電路基板技術，其結構微型化，例如線寬/線間距 (L/S) 低於 15/15 µm、間距 (pitch) 低於 20 µm、焊盤尺寸低於 30 µm，以及對準精度更高的組裝技術。

此外，導電跡線和天線貼片將採用超低表面粗糙度製造。結合低損耗介電材料的使用，這些跡線可能會出現分層。因此，這些通常基於層壓板的基板可能需要使用粘合促進劑來避免分層，同時仍能確保出色的性能。最後，製造這種系統級面板（500 毫米麪板上的微米級）將需要基於模擬的過程優化，以避免翹曲和可靠性問題。

生命週期結束管理

電子系統的封裝必須考慮防止機械損傷（芯片的機械保護）、電氣連接（輸入/輸出）、冷卻（去除電路功能和器件泄漏散發的熱量）、空間變換（從微觀到宏觀互連的轉變）、射頻噪聲發射、靜電放電和產品安全。

傳統的裝配工藝流程如下：

1、沖模、分類和挑選/背面研磨

2、芯片和元件的放置和連接

3、封裝（底部填充）

4、散熱解決方案/蓋子連接

5、球柵陣列 (BGA) 和組件連接

6、檢查

7、模塊測試

8、掃描並打包

先進封裝涵蓋多種組裝技術，用於將芯片集成到封裝中，從而遵循摩爾定律，提升系統性能和能效，同時降低成本。各種組裝技術包括扇出型晶圓級封裝 (FOWLP)、重分佈層 (RDL)、系統級封裝 (SiP)、2.xD（中介層、橋接）和 3D 集成。

組裝技術和工具已從傳統的二維多芯片模塊封裝發展到適應二維系統級封裝 (SiP) 上不同尺寸和功能的芯片/芯片集 (die/chiplet) 和組件的異構集成。生產線需要進行修改和優化，以實現多芯片、組件貼裝（包括頂部金屬 (TSM) 和背面金屬 (BSM)）、錫膏篩選、焊膏檢測和自動光學檢測。組裝工藝需要允許元件之間有更嚴格的間距，並採用先進的基本規則將芯片連接到層壓板上。

例如，在封裝步驟中，需要使用新型高產量分配工具，在受限區域內以精確、可重複的小體積分配方式分配毛細管底部填充材料。除了由間距縮放驅動的先進組裝技術外，還需要開發元件返工工藝。最後，這些新的裝配工藝需要可製造，同時還要滿足製造產量目標，確保強大的可靠性規格並具有成本競爭力。

裝配挑戰

從傳統的倒裝芯片封裝（200-150 µm 間距，基於焊料的互連）向帶有銅柱 (CuP) 的細間距 (130 µm) 的轉變，以及提供更高互連密度的新型層壓板設計基本規則，給組裝和製造帶來了新的挑戰。最終採用大型層壓板格式（> 80 x 80 mm2 ）、增強型散熱解決方案和新型互連結構 (CuP) 必然會導致組裝前和組裝過程中材料和工藝的變化。這些受影響的材料和工藝的一些示例包括不同的助焊劑策略（噴塗與浸塗）、新型封裝材料以及用於保持與 BGA 產品兼容的熱性能的替代熱界面材料。需要新的工具來處理這些大型層壓板的翹曲增加，以確保 BGA 共面性和/或元件篩選工藝兼容性 (TSM/BSM). 這些複雜的模塊佈局也需要新的檢測工具。

為了滿足高帶寬和向芯片級過渡過程中對額外I/O的需求，超細間距封裝（間距≤55 µm）、CuP和先進封裝解決方案（例如2.xD、硅橋）以及3D垂直集成等新技術的進步至關重要。芯片級（可能更薄、多間距和懸臂式）以及使用這些先進技術元件的組件的組裝需要更精確的切割/拾取和貼裝工具，同時還要能夠處理減薄的硅片。此外，還需要替代的芯片連接方法和工具，例如熱壓鍵合，以取代大規模迴流焊，並可能加入非導電膏（NCP）材料進行封裝和/或助焊劑。此外，封裝工藝本身可能需要在有限區域內進行更精確的點膠，這推動了對新型點膠工具和/或新型點膠泵的需求。此外，還需要新的檢測工具來進行晶圓入庫檢測、連接前後以及這些高密度複雜模塊佈局的封裝。這些新的組裝工藝需要具備可製造性、可靠性和成本競爭力。由於某些高性能應用可能需要更高的潔淨室規格，因此在組裝超細間距封裝時必須考慮污染控制。

未來十年及以後，為了滿足未來芯片性能對互連密度的極高要求，以及為了實現能效而降低功耗，同時保持信號和電源完整性，我們需要轉向更精細的間距（< 10 µm）。組裝技術和工藝需要從基於焊料的互連過渡到無焊料互連（Cu-Cu）。這一過渡將涉及硅堆疊解決方案和用於芯片到晶圓 (D2W) 或芯片到晶圓 (D2D) 混合鍵合的工具的開發。此外，混合鍵合工藝需要晶圓精加工設備，例如化學機械平坦化（或拋光；CMP），以及比典型的組裝/製造生產線更清潔的環境。

共封裝光學器件 (CPO) 對於滿足未來的帶寬和功率需求至關重要。我們可以預見，CPO 將擁有廣泛的應用領域，從數據中心（多芯片模塊或 MCM CPO）到人工智能/高性能計算 (AI/HPC)（3D CPO 晶圓級處理），再到未來採用硅光子 (SiPh) 芯片的系統。將光學引擎集成到 SiPh 組件以及其他採用先進封裝解決方案的組件中，面臨着獨特的挑戰，而這些挑戰取決於光學引擎在哪些組裝步驟中集成到封裝中。例如，這可能需要使用無助焊劑芯片連接工藝、低溫固化 TIM 和密封帶材料，以及低溫 BGA 合金。構建光學引擎需要一整套不同的技能，包括光纖連接組裝工藝、模塊連接（光纖組件迴流能力）以及光學特性。CPO 面臨的一大挑戰在於光纖連接組裝，因為隨着設計基本規則的改進，光纖密度不斷提高，連接工藝的複雜性也將隨之增加。

測試挑戰

先進封裝和異構集成技術催生了多種系統級封裝 (SIP) 設計和應用的複雜組合。這種複雜組合的製造測試開發在諸多方面都極具挑戰性。具體而言，在設計中使用現成的現有芯片會導致可測試性設計 (DFT) 集成效果不佳。DFT 的插入通常基於單個芯片的設計，從單芯片設計的角度出發，並未考慮 SiP 中多個芯片的影響。這會導致 DFT 的缺陷，從而導致自動測試設備 (ATE) 中的儀器更加昂貴，並且由於測試時間更長（順序比率與併發測試可能性）和大量掃描測試模式而導致總體成本更高。

性能和過程建模及模型驗證

經過驗證的性能和流程建模是加速微電子和先進封裝技術發展的關鍵。對複雜的 HI 系統進行建模的一個重大挑戰是需要跨越近八個數量級的長度尺度，從埃到釐米，跨越材料/結構、設備、芯片和封裝，同時需要耦合材料、電、光子、電磁、熱和機械行為。廣義上講，建模有幾個作用：

（1）通過從頭算技術開發新材料和界面；

（2）在設計探索過程中評估粗略性能；

（3）通過詳細評估為設計改進創建準確的行為評估；

（4）通過模擬協助製造工藝開發；

（5）通過缺陷預測提高製造工藝產量。

為了使模型發揮其預期作用，必須對其進行嚴格的驗證。

一般來說，模型中的數據表示包含每個長度尺度上的物理和幾何屬性。不同尺度之間的信息交換將包含材料、幾何和模擬屬性。鑑於每個尺度都由其自己的控制方程組成，尺度之間的接口是必要的，以提供一個獨立於底層模型的模塊化鏈接平臺。因此，模型抽象需要模塊化、靈活，並且不受尺度、材料和幾何形狀的限制。機器學習 (ML) 模型或許是此類抽象的理想選擇。

以下是建模中必須解決的具體元素的詳細信息。

一、用於協同設計的快速多物理場、多分辨率建模

要實現混合智能協同設計，需要從原子級到系統級（多尺度）的快速、大規模耦合多物理場建模與分析。不同長度尺度的多物理場模型需要以不同的精度進行耦合，以支持多樣化的協同設計需求。需要融合機器智能和領域專業知識，以顯著加速器件、電路和系統級的建模、分析和優化。

二、跨設計層的分層不確定性量化

需要對過程變化下的複雜異構系統的不確定性進行量化。由於設計模塊相互關聯、不確定性源維度高以及對不確定性統計行為的瞭解不足，此類模型極具挑戰性。

三、芯片和封裝結構的高保真故障模型

為了準確估算工藝條件的失效時間或可行性，需要詳細的多尺度行為模型。隨着硅通孔 (TSV) 和互連線尺寸縮小至亞微米級，以及焊料凸點尺寸縮小至數十微米，微觀結構將影響由電遷移引起的空洞和疲勞斷裂。目前，針對這些失效機制的高保真模型尚不成熟。

四、材料和界面模型

半導體技術的微縮帶來了材料和結構在尺寸上的趨同，進而催生了新的特性和屬性。例如，電子、電學、熱學、機械和化學特性之間的複雜卷積。此外，微縮使得界面對材料至關重要。通常，需要能夠跨越從量子到連續體的長度尺度的材料和界面模型。

五、材料特性數據庫

設備級（FEOL、BEOL 金屬和低 k 材料）、芯片級（3D 互連和鍵合界面）和封裝級（焊料/底部填充、塑封化合物、再分佈層、凸塊、熱界面材料和冷卻解決方案）的建模結構需要開發一個精確的材料特性數據庫。還需要利用計算流體動力學 (CFD) 模型來開發有效傳熱係數預測的經驗關聯式。上述建模需求的現狀列於表 6。

表6：與先進封裝和 HI 相關的當前和未來建模需求

可靠性

異構集成封裝的可靠性對於滿足日益增長的高性能電子系統需求至關重要。其面臨的重大挑戰包括：先進封裝架構、材料和結構的集成（例如，使用先進的粘合劑和自修復材料）；先進建模和仿真技術的運用；以及新型測試和認證方法的開發。

一般來說，產品的可靠性是指其在預期使用壽命內執行核心功能的能力。核心功能性能的下降以及輔助功能的喪失將被視為可靠性的降低或受損，而非可靠性的喪失。先進封裝和集成式電源 (HI) 中可靠性的喪失和降低是由於器件、封裝、子系統和系統故障造成的，而這些故障是由過應力和/或磨損機制引起的。當施加的載荷超過材料的臨界載荷/強度時，就會發生過應力失效；而磨損失效則發生在亞臨界載荷的重複或循環施加下。過應力失效機制通常是災難性的和突發性的，例如脆性開裂、脫粘、熔化和電介質擊穿。磨損失效機制是漸進的、累積性的，例如互連開裂、脫粘和電遷移。過應力和磨損故障機制都是由熱、機械、電、化學、輻射、磁和溼度載荷單獨作用以及相互組合作用（例如熱機械、熱溼機械、熱電和熱化學載荷）引起的。這些負載可能來自產品的內部工作和/或外部環境或操作條件。這些內部和外部條件的具體應用強度和持續時間對於評估可靠性至關重要。此類評估可以通過物理原型設計和測試，以及虛擬（模擬）原型設計和測試來進行。表 7 提供了特定應用的可靠性鑑定指南。

表7：特定應用的可靠性資格指南預計不會發生重大變化，但在未來十年滿足這些相同的指標將面臨挑戰（以紅色顯示）。

集成式芯片 (HI) 正在橫向和縱向發展，包括 3D 鍵合、混合鍵合、嵌入式橋接以及其他先進技術，並採用新材料、創新工藝和測試協議。然而，隨着對更高功能、更高性能和更高功率的需求與對更小尺寸、更輕重量和更低成本的需求的增加，可靠性和測試挑戰也隨之而來。這些先進封裝的可靠性對於實現這些技術至關重要。因此，表 7 中的資格指標在未來 10 年內不會發生顯著變化，但會顯示為紅色，特別是因為如果這些新材料、新工藝和新尺寸在設計過程中沒有預先考慮可靠性，那麼滿足相同的可靠性指標將非常困難。

封裝中的成本性能權衡

理解「chipletization」」的性價比權衡至關重要。從 良率、可重用性、性能分級和佈局規劃的角度來看，較小的芯片組更具優勢。然而，由於芯片組間的互連和組裝成本較高，更大的芯片組在功耗和成本方面都更具優勢。一項研究表明，對於微處理器類邏輯，40 nm 節點的最佳芯片組尺寸為 50-150 平方毫米，7 nm 節點的最佳芯片組尺寸為 40-80 平方毫米。

對於隨機邏輯，兩種情況下的最佳尺寸都超過了 200 平方毫米。對將大型、接近光罩大小的多核（例如基於 GPU）芯片（729 平方毫米）劃分為更小的芯片進行了分析，並將單片芯片劃分為 9 個尺寸為 81 平方毫米的芯片，從而實現了最佳的性能成本比指標。最近對 DRAM 模塊的芯片集成技術的分析也表明了粗粒度劃分相對於細粒度劃分的成本效益。製造工藝的成熟度將在未來的性能成本比確定中發揮關鍵作用。

Chiplet尺寸和數量的趨勢

雖然芯片技術的現狀將「chipletization」的性價比最優值設定為每個封裝約 10 個芯片，但未來的技術進步可以帶來數量更多的芯片系統。美國正在進行的《芯片法案》國家先進封裝製造計劃 ( NAPMP ) 預計將增加多達 1,000 個不同 x、y、z 尺寸的芯片，以及高達 24 層的 3D 堆疊，芯片尺寸範圍從 4 平方毫米到800平方毫米。

挑戰、未來需求和可能的解決方案

基於傳統半導體尺寸微縮來提升性能和帶寬已達到物理極限。隨着晶體管柵極間距縮小速度放緩，芯片尺寸接近光罩極限，芯片集系統架構成為業界的答案。為了實現高性能計算 (HPC) 以及未來量子和人工智能 (AI) 技術的芯片集集成，需要先進的封裝解決方案。總體而言，封裝引腳數量和 I/O 功耗的指數級增長、特定領域架構、IP 複用的技術和商業模式以及混合技術節點芯片集將推動智能集成 (HI) 和先進封裝的進步。

先進封裝技術的進步需要新的設計工具，包括數字孿生，以使封裝設計能夠支持協同設計工作流程和預測建模，從而最大限度地降低架構和設計實現之間的迭代成本。需要跨近八個數量級的多尺度模型以及進行多物理場分析，這些對於 HI/AP 系統的設計和分析來說都是重大挑戰。需要使用 IVR 以更高的電壓傳輸功率，因為 CPU 和 GPU 功率的增加會導致佈線損耗對整體系統效率產生重大影響。增加的功率耗散將需要通過封裝熱設計來協同設計系統散熱策略。在 3D 堆棧創建附加有效功率密度的架構中，這種情況會更加嚴重，需要仔細的堆棧間佈局優化來提供熱管理和功率傳輸解決方案，以支持具有更高性能的新架構。

下一代封裝對極高互連密度的需求將推動超細間距（< 10 µm 間距）和極細線距（< 1 µm L/S）電路的發展。組裝技術和工藝需要從基於焊料的互連過渡到無焊料互連（Cu-Cu）。這一過渡將涉及硅堆疊解決方案以及用於芯片間或芯片間混合鍵合的工具的開發。最後，對更小尺寸、更輕重量和更低成本的需求將帶來可靠性和測試方面的挑戰。雖然未來十年的認證指標可能不會發生顯著變化，但如果這些新材料、新工藝和新尺寸在設計過程中沒有將可靠性考慮在內，那麼要達到相同的可靠性指標將極具挑戰性。