過去數月，存儲市場迎來罕見的全面漲價。無論是通用DRAM還是NAND閃存，從PC、手機到企業級SSD，全線價格都在快速抬升。隨着AI服務器與高密度存儲需求的疊加增長，上游產能喫緊、庫存轉向健康區間，原本低迷的存儲週期正在被迅速推高。

在這樣的背景下，NAND廠商對下一代技術路線的判斷愈發關鍵，任何節點上的領先與落後，都將直接放大為未來兩三年的成本與性能競爭差距。

正是在這一輪漲價週期中，SK海力士做出了一個頗具顛覆性的決定：在300層NAND節點提前導入混合鍵合（Hybrid Bonding）。這原本被業界認為會在400層之後纔會啓動的技術，如今被海力士提前一代拉入量產路線。

提前一個世代的決策背後，是殘酷的市場競爭現實。三星電子正全力衝刺400多層的V10 NAND，其採用的混合鍵合外圍單元（CoP）架構已經完成技術驗證。雖然三星V10的量產之路並不順利——原定今年年底開始量產的計劃已經推遲，超低溫蝕刻設備的評估仍在進行，但其技術路線的清晰度給競爭對手帶來了巨大壓力。

更值得關注的是日本鎧俠。這家全球第三大NAND供應商已將混合鍵合技術命名為CBA（CMOS直接鍵合陣列），並於2023年開始在其218層的第八代BiCS 3D NAND中應用。鎧俠及其合作伙伴西部數據近期發佈的332層第十代3D閃存，更是將位密度提高了59%，NAND接口速度達到4.8Gb/s，比第八代產品提升33%。

面對三星的技術衝刺、鎧俠的穩健推進，海力士發現自己處於一個尷尬的位置：如果繼續堅持傳統PUC（外圍電路下置）架構，不僅技術路線落後，還會在企業級SSD等高端市場失去競爭力。

值得注意的是，海力士今年8月已完成321層2Tb QLC NAND的開發並啓動量產，這款產品通過將Plane從4個增加到6個，實現了數據傳輸速度提升100%、寫入性能提升56%。但這仍然是基於傳統架構的優化，要在下一代V10上真正與競爭對手站在同一起跑線，混合鍵合已經成為不可迴避的選擇。

為何混合鍵合成為必選項？

對於NAND廠商而言，伴隨着層數的不斷攀升，採用混合鍵合的必要性正在不斷增加。

從技術層面來看，當NAND層數突破300層後，傳統的單片製造架構開始遭遇系統性瓶頸。在PUC（Peri under Cell，單元下外圍電路）架構中，外圍電路被構建在晶圓的最底部，而數百層的存儲單元堆疊在其上。這意味着外圍電路必須承受整個堆疊製程的高溫考驗——其長期暴露在高溫環境中，導致晶體管性能退化、良率惡化，可靠性問題日益突出。

而根據業內人士透露，SK海力士在321層V9 NAND之前一直採用PUC工藝。但隨着層數增加，外圍電路故障的可能性也隨之增加。三星電子在推進V9（286層）到V10（400+層）的過程中，同樣面臨這一挑戰。更關鍵的是，堆疊效率的下降讓單純依靠增加層數變得越來越不經濟。

混合鍵合提供了一個優雅的解決方案。這項工藝將存儲單元晶圓和外圍電路晶圓分別製造，然後通過納米級精度的對準和鍵合，將它們像單片晶圓一樣結合在一起。分離製造的好處是顯而易見的：外圍電路不再需要承受數百層堆疊的高溫工藝，可以使用最適合的製程技術進行優化；存儲單元的製造也不受外圍電路的限制，兩者可以獨立推進，顯著縮短生產週期。

以鎧俠的CBA技術為例，通過將3D NAND單元陣列晶圓和I/O CMOS晶圓分別製造後鍵合，不僅實現了位密度的提升，還大幅改善了NAND I/O速度。在其332層的第十代產品中，通過結合Toggle DDR6.0接口標準、SCA（單獨命令地址）協議和PI-LTT（電源隔離低抽頭終端）技術，輸入功耗降低10%，輸出功耗降低34%，實現了高性能與低功耗的平衡。

三星的混合鍵合架構則被稱為混合鍵合外圍單元（CoP），應用於其400多層的V10 NAND。儘管量產進度受到超低溫蝕刻設備評估等因素影響，但這一架構的技術優勢已經得到驗證：通過採用獨家首創的CoP架構，V10 NAND的接口速度達到5.6 GT/s，比V9提升75%，內存密度達到28.2Gbit/mm²。

然而，混合鍵合的難度也不容小覷。不同晶圓上的數百個芯片必須在納米級精度上精確重疊並鍵合，實現無縫連接。這需要極高的設備精度和工藝控制能力。奧地利的EVG和日本的東京電子（TEL）等公司在晶圓間混合鍵合設備方面實力雄厚，成為這場技術競賽的關鍵裝備供應商。

對於NAND製造商而言，混合鍵合不僅是一項新工藝，更是一次製造範式的轉變。它將NAND從傳統的單片垂直堆疊，推向了模塊化、組合式的架構設計，為未來的技術演進打開了新的空間。正如imec研究人員所指出的，未來甚至可以將多個存儲陣列粘合到單個CMOS晶圓上，或者將多個陣列晶圓粘合到多個CMOS上，進一步提升靈活性和集成度。

圍繞混合鍵合的博弈

混合鍵合技術的興起，讓全球NAND產業格局出現了近十年來最顯著的技術路線分化。不同於過去比層數的簡單競爭，各大廠商如今圍繞混合鍵合展開的博弈，體現出各自不同的戰略考量和技術積累。

三星的高層堆疊+鍵合雙軌戰略

作為全球NAND市場的長期霸主，三星選擇了最激進的路線：在追求超高層堆疊的同時，大規模導入混合鍵合技術。其400多層V10 NAND採用雙串堆疊架構，結合混合鍵合外圍單元（CoP），試圖在層數和架構兩個維度同時領先。

然而，這種激進策略也帶來了巨大的工藝挑戰。V10 NAND需要在-60℃至-70℃的超低溫環境下進行蝕刻，而傳統工藝的溫度僅為-20℃至-30℃。三星從Lam Research和東京電子引進的超低溫蝕刻設備在實際評估中發現難以直接應用於量產，導致原定今年年底量產的計劃推遲至明年上半年。

更復雜的是設備供應鏈的選擇。三星在NAND蝕刻工藝中長期使用Lam Research的設備，如果將TEL納入供應鏈，雖然實現了設備多元化，但會面臨原有設備使用率下降以及兩家設備兼容性的問題。這種技術難題最終影響到了其他產線的換代升級——平澤P1工廠和西安工廠的V9轉換投資已經放緩，西安X2生產線今年三季度僅計劃每月5000片晶圓的投資規模。

鎧俠的穩健工程路線

相比三星的激進，鎧俠選擇了更加穩健的推進策略。其CBA（CMOS直接鍵合陣列）架構於2023年開始應用於218層的第八代BiCS 3D NAND，經過充分的工藝驗證後，再推進到332層的第十代產品。

這種穩健策略的優勢在於良率控制。鎧俠在ISSCC 2025上展示的332層3D閃存，不僅位密度提高59%，達到29Gbit/mm²，接口速度提升至4.8Gb/s，而且功耗表現優異——輸入功耗降低10%，輸出功耗降低34%。更重要的是，通過與西部數據的聯合開發，鎧俠能夠分攤鉅額的研發投資，在成本控制上獲得優勢。

鎧俠首席技術官透露，公司計劃到2031年大規模生產層數超過1000層的3D NAND。這一目標的實現路徑清晰：通過逐步優化CBA技術，結合串堆疊（string stacking）方法，在工藝成熟度和成本效益之間找到平衡點。

長江存儲的先發優勢

在這場混合鍵合競賽中，中國長江存儲展現出了獨特的優勢。作為行業新秀，長江存儲從2018年就開始將名為Xtacking的混合鍵合技術應用於64層NAND，這種起步即採用先進架構的策略，讓其反而在工藝成熟度上領跑了一段時間。

Xtacking技術將存儲單元陣列和外圍電路分別製造在兩片晶圓上，通過數百萬個金屬接觸點實現互連，這與鎧俠的CBA和三星的CoP在原理上異曲同工。長江存儲在這項技術上的長期積累，使其能夠在全球NAND廠商普遍縮表的2024年選擇逆勢擴張，加大投入擴充產能。

據業內人士透露，長江存儲將在下一代產品進一步鞏固其在混合鍵合工藝上的競爭地位。雖然在絕對層數上可能不及三星等韓企，但在架構成熟度、良率控制和成本效益方面，長江存儲已經形成了獨特的競爭優勢。

海力士的加速追趕

SK海力士在這場變局中的處境最為微妙。作為全球第二大NAND廠商，海力士在混合鍵合技術上起步相對較晚。業界最初預期其會從400層或更高層數開始採用混合鍵合，但面對競爭對手的加速推進，海力士不得不提前佈局，決定從300層V10開始導入這項技術。

這個決策的緊迫性來自多個方面：三星的400+層威脅、鎧俠CBA的量產成功、長江存儲的工藝積累，都讓海力士感受到巨大壓力。更直接的推動力是市場需求——海力士表示，今年上半年還在囤積NAND庫存，但現在由於企業級SSD需求激增，工廠幾乎已滿負荷運轉。

海力士計劃明年通過V10測試線完成研發，並於後年年初開始全面量產。為此，公司明年將繼續投資NAND業務，包括V10工藝研發以及現有生產線向V9的改造，預計將每月4萬至6萬片12英寸晶圓的產能轉換為V9產能。這是一場與時間的賽跑，任何延遲都可能影響其全球第二的市場地位。

幾家廠商圍繞混合鍵合的技術博弈，實際上已經悄然從單純的「比層數」向「比架構」轉變，層數依舊重要，但如何通過先進架構實現更高的位密度、更好的性能和功耗表現、更低的製造成本，成為了彼此競爭的關鍵。

為什麼偏偏是現在？

混合鍵合技術早已存在，長江存儲2018年就開始量產，鎧俠2023年導入CBA，為何2024-2025年突然成為全行業的「混合鍵合元年」？

首先是企業級SSD需求的爆發式增長，AI大模型的崛起成為根本推動力。OpenAI的GPT-4由近2萬億個參數構建，基於約13萬億個標記進行訓練，未來版本預計規模還將擴大數倍。這種爆炸式的數據需求，直接拉動了企業級SSD和數據中心存儲市場的快速增長。

據SK海力士透露，公司今年上半年還在囤積NAND庫存，但下半年由於企業級SSD需求激增，工廠已接近滿負荷運轉。這種需求端的劇烈變化，讓NAND廠商必須快速提升產能和技術水平，以抓住AI時代的市場機遇。

不同於消費級市場，企業級應用對NAND的要求更加苛刻：更高的容量密度、更快的接口速度、更低的功耗、更好的可靠性。鎧俠和西部數據聯合開發的332層3D閃存，接口速度達到4.8Gb/s，就是為了滿足數據中心和AI服務器的需求。三星V10的5.6 GT/s接口速度，更是瞄準了PCIe 5和PCIe 6互連標準。

然後是前文已經提到的，目前傳統PUC架構已經走至極限。

從技術層面看，300層是傳統PUC架構的一個臨界點。當堆疊層數超過300，外圍電路需要承受的高溫工藝時間急劇增加，良率和可靠性問題變得難以控制。美光直接退出移動NAND市場，部分原因就是在300+層節點上，消費級產品的成本效益已經不如企業級市場。

三星在推進V10時遭遇的超低溫蝕刻難題，本質上也是高層堆疊帶來的工藝複雜度問題。在400多層的堆疊結構中，需要在-60℃至-70℃的超低溫環境下蝕刻通道孔，而傳統工藝的溫度僅為-20℃至-30℃。這種工藝挑戰的急劇上升，讓混合鍵合從「可選項」變成了「必選項」。

根據imec的研究，當NAND堆疊接近30微米厚度時，在如此小的空間內保持所有部件的均勻性，會不斷增加工藝的複雜性和成本，對高堆疊沉積和高深寬比刻蝕工藝提出了更高的要求。混合鍵合通過將存儲單元和外圍電路分離製造，能夠顯著降低單一晶圓的工藝負擔。

除此之外，產能窗口與競爭壓力也是敦促NAND廠商快速推進新技術的關鍵原因。

對於SK海力士而言，2024-2025年是一個關鍵的產能窗口期。公司需要在明年將每月4萬至6萬片12英寸晶圓的產能轉換為V9，同時推進V10的研發和測試。如果不能在這個時間窗口內完成技術升級，就可能在下一輪市場週期中落後於競爭對手。

三星雖然在V10上遭遇延期，但其平澤P1工廠和西安工廠的產能轉換仍在推進，只是速度有所放緩。業內人士透露，三星計劃明年一季度前在西安X2生產線上繼續量產V6等舊一代NAND，真正展開V9轉換至少要到明年年中。這種"以時間換空間"的策略，也是為了確保混合鍵合工藝的成熟度。

邁向1000層

混合鍵合技術的突破為NAND廠商堆疊超高層數注入了信心，目前，三星已宣佈將在2030年開發出1000層NAND閃存，鎧俠則更為激進，目標在2027年前完成這一技術節點的研發。

然而，要真正實現1000層堆疊，需要突破一系列極限工程難題。目前產業採用的技術路徑是：先在不同晶圓上分別製造250層或300層的存儲陣列，然後通過混合鍵合在納米級精度下將多個晶圓"無縫拼接"，構成超過900-1200層的超高堆疊結構。這種方法既保留了存儲陣列的電氣連續性，又繞開了單片深孔蝕刻的物理限制，使3D NAND向1000層邁進成為可能。

首要挑戰來自深寬比蝕刻技術的極限化。當前300層節點的通道孔深度約6-8微米，直徑僅數十納米，深寬比約50:1；而1000層NAND的單支通道孔深度可能達到15-20微米，深寬比將衝向100:1甚至200:1。這相當於在頭髮絲千分之一粗細的孔洞中保持完美垂直性，並在數十億個陣列中維持一致性——任何0.1%的形貌偏差都可能導致填充失敗或電性失效。

imec研究表明，當結構高度超過30微米後，等離子體粒子在孔中的反射、能量耗散與側壁反應不均勻性將呈指數級放大，傳統蝕刻工藝幾乎無法再維持形貌控制。這正是為何業界將3D NAND視為"人類最極限的納米制造項目"之一。

深孔蝕刻之外，Z軸方向的「極限縮放」同樣關鍵。每層厚度必須顯著壓縮，否則整體堆疊高度過高將導致晶圓翹曲、應力集中、沉積不均等機械與材料問題。產業正採用更薄的氧化硅和氮化硅、更低應力的介電堆疊材料，並通過原子層沉積(ALD)等技術實現厚度的級聯壓縮。前沿研究提出，未來1000層NAND的總高度「可能接近當今200-250層水平」，這意味着材料與沉積技術需實現數量級的優化。

在壓縮厚度的同時保持可靠性，必須解決單元間干擾問題。氣隙（air-gap）技術通過將介電層設計為多孔或空氣夾層結構，降低耦合電容，使字線間距可進一步縮小。電荷陷阱層分離技術（CT splitting）則阻斷垂直電荷擴散，擴大存儲窗口、減小閾值電壓漂移。這些技術不僅是提高堆疊層數的關鍵，也為未來PLC（5bit/單元）甚至更高比特密度單元奠定了基礎。

值得關注的是，混合鍵合實現納米級直接鍵合，在1000層時代，有望實現存儲陣列層與外圍電路層可分離製造，各自採用最優工藝節點，未來可能出現多陣列CBA堆疊（CBA-on-CMOS-on-CBA）、異構鍵合（Heterogeneous Bonding）、3D+3D架構等創新方案。

另外值得關注的是，傳統圓柱形GAA（全環柵）結構雖穩定，但在深度、應力、電阻方面逐漸遇到瓶頸。研發方向包括平面通道式結構、溝槽式結構（Trench-type CT）、多比特單元等。

材料端的革命同樣關鍵：超低應力高均勻性的超薄介電膜、更低電阻更穩定的金屬字線材料、更高保持性能的電荷陷阱材料體系，以及能在極端高深寬比中保持穩定沉積與填充的高流動性硅材料（如高度優化的多晶硅）。這些材料創新共同構成了通向1000層時代的技術基石。

更高層數，設備廠商已做好準備？

目前而言，混合鍵合要真正落地量產，其背後對設備的要求前所未有：鍵合前後界面必須保持極低缺陷密度，對鍵合界面的空洞（void）檢測、界面清潔度、表面粗糙度控制都遠比邏輯芯片更嚴格。正因如此，聲學顯微（acoustic microscopy）等技術已經成為檢測晶圓對晶圓界面缺陷的關鍵手段，能夠在微米級尺度上識別空洞，而無需破壞樣品。

不過，真正決定3D NAND堆棧高度上限的，並不只是鍵合工藝，而是最核心的「深孔 + 高深寬比 + 極端垂直度」的高AR蝕刻能力。當前的3D NAND已經要求在指甲蓋大小的硅片上鑽出幾微米直徑、6–10 微米深度的垂直通道洞，每一代NAND比特密度提升約30%，新產品節奏也從18個月縮短到12個月，意味着設備必須在更短週期內支持更高層數、更細Pitch、更復雜層序結構。

Lam Research是最早突破這一物理極限的廠商之一。從2019年推出第一代低溫蝕刻（Cryo Etch）系統，到目前第三代Cryo 3.0已在量產線運行，全球裝機近千個蝕刻腔，累計加工超過500萬片晶圓。低溫蝕刻的根本優勢在於：在-60℃甚至更低的溫度下，反應物濃度提升、側壁反應減弱，使設備能夠在不產生彎曲（bowing）、扭曲（twisting）或傾斜（tilting）的前提下，實現高深寬比結構的高速、近完美垂直蝕刻。Cryo 3.0在蝕刻速率上提升約2.5倍，輪廓精度提升兩倍，被視為未來400層以上3D NAND中最關鍵的量產工具之一。

東京電子（TEL）也在加速推進其新一代低溫蝕刻平臺。其最新設備可在-70℃下工作，僅需33分鐘，就能完成10微米深度的高AR蝕刻，遠超上一代設備的性能。據報道，SK海力士已將測試晶圓送往TEL驗證性能，這款設備預計將在2026年進入量產。隨着3D NAND堆疊從兩個tier走向三tier、甚至更多的分段堆棧模式，TEL的路線與Lam一樣，都在嘗試解決「更薄更多層」的硅氧化物/氮化物堆棧在高AR結構下易變形、易殘留的問題。

在後端金屬層方面，3D NAND普遍採用「gate-last」結構，字線使用鎢金屬，但鎢替換與刻蝕也帶來大量新的空洞（void）、橋連（bridging）與殘留（residue）缺陷。為了檢測這些深藏在堆棧內部的缺陷，光學量測被推到極限，紅外光散射計量（IRCD）因其可穿透多層氧化物/氮化物疊層、捕捉Z向剖面細節，而成為量產中最主流的技術。其優勢是建模速度比可見光OCD更快，且能在極短時間內完成整片晶圓的孔徑、側壁垂直度與氮化硅凹陷深度量測。IRCD也是目前量產中能真正看到channel hole內部形貌變化的少數非破壞性技術之一。

對於更深的結構檢查，電子束與X射線也扮演越來越重要的角色。Applied Materials與KLA推出的高着陸能電子束（HE e-beam）系統，可以30–60 keV能量「照進」數微米深的通道洞，檢測殘留的鎢金屬或隨機缺陷。但高能電子束也可能損傷電荷俘獲層（charge-trap），因此更多用於抽檢或工藝開發階段。另一種備受關注的新技術來自Kioxia與名古屋大學——基於GaN電子源的e-beam系統，可在更低損傷條件下進行非接觸式電性與圖形檢測，未來有望成為大規模堆疊時代的關鍵補充。

同樣快速崛起的還有X-ray CT。隨着3D NAND轉向更復雜的堆疊結構，X射線源功率與探測器靈敏度被進一步提升，能在不破壞晶圓的前提下對深孔內部缺陷做三維重建。同時，虛擬量測（virtual metrology）也開始成為設備廠商與NAND廠共同依賴的重要工具。通過大規模模擬不同蝕刻工藝的側壁角度、孔底殘留、CD變化，工程師可以在不消耗真實晶圓的前提下優化工藝窗口，加快產品從開發到量產的節奏。

值得關注的是，在推動NAND向更高堆疊密度演進的過程中，如青禾芯片這樣的國產設備廠商，已經提供了關鍵的國產化鍵合解決方案。其核心62HB系列W2W混合鍵合設備，憑藉優於100nm的超高鍵合精度與強大的翹曲控制能力，專為複雜變形的存儲晶圓設計，是實現高良率、高密度3D NAND堆疊的利器。

總體來看，隨着3D NAND繼續沿着更高堆疊、更小孔徑、更細Pitch的路線快速前進，從低溫蝕刻、紅外量測、高能e-beam，到X-ray與虛擬量測，設備廠商已經在幾乎所有關鍵工藝節點提前做好準備。

結語

對於NAND廠商而言，堆疊層數依舊是大家的首要目標之一，但隨着混合鍵合的應用成熟，架構創新也被提上了日程，尤其是與HBM對標的HBF出現，讓AI閃存應用出現了新的可能。

不過，堆疊的成本依舊是所有NAND廠商亟需解決的問題，根據IEDM 2024的研究，NAND的比特密度已經提高了100多萬倍，但隨着層數增加，單位比特的成本下降速度開始放緩。如果千層NAND的製造成本不能維持合理的經濟性，市場接受度將受到挑戰。

這也是為什麼目前行業在追求極限層數的同時，還在不斷探索其他擴展路徑：邏輯擴展（增加每單元比特數）、物理擴展（改變單元結構）、性能擴展（提升I/O速度和帶寬）的關鍵原因，未來的NAND，可能不是單純實現1000層堆疊，而是層數、架構、材料、工藝的綜合優化。

從這個意義上說，混合鍵合以及千層堆疊不僅是技術的競賽，更是產業智慧的較量。誰能在混合鍵合、低溫蝕刻、Z軸縮放、新型架構等多個維度找到最優解，誰就能在下一個十年的NAND競爭中佔據制高點。

這場決戰，已經在300層節點拉開序幕，終局將在千層之巔見分曉。