來源：半導體行業觀察公衆號

緩慢但穩步前進。

臺積電在其歐洲OIP論壇上展示的一張幻燈片清晰地闡述了其將於2028年推出的A14（1.4nm級，正面供電）製程工藝相比其前代產品N2（2nm級，正面供電）的優勢。結果表明，A14在相同功耗和複雜度下性能提升16%，在相同時鐘頻率和複雜度下功耗降低27%。然而，為了充分發揮下一代製造技術的潛力，芯片設計人員可能需要使用更智能的電子設計自動化（EDA）工具。

當代工廠發佈新的工藝技術時，通常會公佈一系列特性，以展現不同代際工藝之間的相對差異。隨着生產節點的不斷推進，芯片製造商往往會獲得更多關於其性能的數據，並隨着時間的推移逐步明確其特性。臺積電的A14工藝正是如此。此前，該公司表示，與N2工藝相比，在相同的功耗和晶體管數量下，A14工藝的性能將提升10%至15%；在相同的時鐘頻率和複雜度下，功耗將降低25%至30%；混合芯片的晶體管密度也將提升約20%。而從幻燈片來看，新節點的性能將略高於預期，但功耗方面則保持在預期值的中等水平。

臺積電展示這張幻燈片是為了說明其工藝技術的可擴展性，旨在表明儘管摩爾定律增速放緩並面臨嚴峻挑戰，但它仍然有效。然而，這張幻燈片僅列出了主要的主流製程節點，而省略了N3B（主要由蘋果和英特爾使用）以及N3P和N2P等節點間升級。雖然提及N3X、N2X和A16是合理的，因為這些製程技術針對特定應用，但缺少節點間升級的信息在一定程度上模糊了它們的重要性及其帶來的進步，也未能突出多年來取得的顯著進展。

根據幻燈片顯示，從N7（2018年工藝節點）升級到A14（2028年工藝節點），在相同功耗水平下性能提升1.83倍，能效提升4.2倍，這看起來非常顯著。然而，這兩項技術之間相隔十年之久。臺積電還指出，每一代新的主要工藝節點相比上一代節點都能降低約30%的功耗。相比之下，主要節點的性能提升幅度僅為15%至18%，這在一定程度上表明，臺積電在設計這些製造工藝時，更關注的是功耗控制。

有趣的是，除了臺積電的製程節點之外，還有其他方法可以提高設計的能效。例如，芯片設計人員可以使用人工智能增強的 Cadence Cerebrus AI Studio 和 Synopsys DSO.ai 等自動化佈局佈線 (APR) EDA 工具，這些工具利用強化學習技術探索更廣泛的優化空間，涵蓋各種製造工藝和佈局，並自動調整設計參數和佈局方案，從而提升性能、降低功耗並縮小面積 (PPA)。

根據幻燈片顯示，這種方法通過優化APR流程可節省5%的功耗，通過優化金屬層方案可額外提升2%的性能，總功耗節省達7%，與臺積電通過節點間優化所能達到的節能效果相當。當然，此類數據僅供參考，因為並非所有設計都能優化到如此程度。不過，不可否認的是，EDA工具（尤其是更智能的APR工具）在利用現代製造技術實現更高性能和更低功耗方面發揮着越來越重要的作用。

參考鏈接

https://www.tomshardware.com/tech-industry/semiconductors/tsmc-claims-4-2x-efficiency-gain-over-a-decade-from-n7-to-a14-fabrication-process