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英特爾率先打造了由 47 個芯片組成的顯式解耦式芯片設計，其面向人工智能和高性能計算應用的 Ponte Vecchio 計算 GPU 便是其中之一。該產品至今仍保持着多芯片設計數量最多的紀錄，但英特爾晶圓代工計劃推出一款更為極致的產品：一款多芯片封裝，在八個基本芯片上集成至少 16 個計算單元、24 個 HBM5 內存堆棧，其尺寸可擴展至市面上最大 AI 芯片的 12 倍（光罩尺寸為 12 倍，超過了台積電的 9.5 倍）。當然，我們不禁要問，如此強大的處理器需要怎樣的功耗和散熱？

英特爾的概念性 2.5D/3D 多芯片封裝展示了 16 個大型計算單元（AI 引擎或 CPU），這些單元採用英特爾 14A 甚至更先進的 14A-E 工藝技術（1.4nm 級、增強功能、第二代 RibbonFET 2 環柵晶體管、改進的 PowerVia Direct 背面供電）製造。

這些芯片位於八個（大概是光罩大小的）計算基礎芯片之上，這些芯片採用 18A-PT 工藝（1.8nm 級，通過硅通孔 (TSV) 和背面供電增強性能），可以執行一些額外的計算工作，或者為「主」計算芯片提供大量的 SRAM 緩存，正如英特爾在其示例中所展示的那樣。

技術與計算單元連接，利用超高密度 10 微米以下銅對銅混合鍵合技術，為頂層芯片提供最大帶寬和功率。英特爾的 Foveros Direct 3D 技術目前是英特爾晶圓代工封裝創新的巔峯之作，彰顯了其精湛的設計。

基礎芯片採用 EMIB-T（增強型嵌入式多芯片互連橋，帶有 TSV），頂部採用UCIe-A，用於彼此之間以及與採用 18A-P（1.8nm 級，性能增強型）和定製基礎芯片製造的 I/O 芯片之間的橫向（2.5D）互連，最多可支持 24 個 HBM5 內存堆疊。

值得注意的是，英特爾提議使用基於 UCIe-A 的 EMIB-T 接口來連接定製的 HBM5 模塊，而不是使用符合 JEDEC 標準的、採用行業標準接口的 HBM5 堆棧，這可能是為了獲得更高的性能和容量。鑑於此次演示的性質，使用定製的 HBM5 堆棧並非設計要求；這僅僅是為了展示英特爾也能夠集成此類器件。

整個封裝還可以容納 PCIe 7.0、光引擎、非相干結構、224G SerDes、用於安全等的專用加速器，甚至還可以容納 LPDDR5X 內存以增加 DRAM 容量。

請注意，Intel Foundry 在 X 上發佈的視頻展示了兩種概念設計：一種是「中等規模」設計，包含四個計算單元和 12 個 HBM 顯存；另一種是「極端規模」設計，包含 16 個計算單元和 24 個 HBM5 顯存堆棧，本文重點介紹後者。即使是中等規模的設計，以今天的標準來看也相當先進，但 Intel 現在就可以量產。

至於這種極致封裝概念，可能會在本十年末出現，屆時英特爾不僅會完善其Foveros Direct 3D封裝技術，還會完善其18A和14A生產節點。如果英特爾能在本十年末生產出這種極致封裝，將使其與台積電並駕齊驅。台積電也計劃推出類似產品，甚至預計至少部分客戶會在2027-2028年左右使用其晶圓級集成產品。

在短短几年內將這種極致設計變為現實對英特爾來說是一個巨大的挑戰，因為它必須確保組件在安裝到主板上時不會變形，即使在極小的公差範圍內，也不會因長時間使用後的過熱而發生形變。除此之外，英特爾（以及整個行業）還需要學習如何為尺寸堪比智能手機（最大可達 10,296 平方毫米）的巨型處理器提供充足的熱量和散熱，而這些處理器的封裝尺寸還會更大，但這又是另一個話題了。

人工智能產業鏈聯盟籌備組徵集公告

參考鏈接

https://www.tomshardware.com/tech-industry/semiconductors/intel-displays-tech-to-build-extreme-multi-chiplet-packages-12-times-the-size-of-the-largest-ai-processors-beating-tsmcs-planned-biggest-floorplan-the-size-of-a-cellphone-armed-with-hbm5-14a-compute-tiles-and-18a-sram

（來源：編譯自tomshardware）