半導體行業正處於一個關鍵時刻。人工智能激發了對計算性能、內存帶寬和系統級創新前所未有的需求，推動着該行業走向許多領導者所描述的結構性轉型，而非典型的市場周期。然而，機遇與挑戰並存，同時也帶來了一系列複雜的挑戰——電力限制、供應鏈壓力、成本不斷攀升以及技術複雜性，這些挑戰如今已遠遠超出了傳統的晶體管尺寸縮放的範疇。

在最近舉行的SEMI產業戰略研討會（ISS）上，AMD技術與產品工程高級副總裁Mark Fuselier和英特爾晶圓代工執行副總裁兼首席技術與運營官Naga Chandrasekaran分別發表了主題演講，從互補的角度闡述了行業如何發展以滿足人工智能時代的需求。他們的演講圍繞幾個核心主題展開：節能計算、系統級協同優化、先進封裝和互連創新、供應鏈韌性以及生態系統範圍內的協作的必要性。

結合近期在節能型人工智能架構方面的技術工作來看，可以清楚地看到：半導體創新正在從以器件為中心的規模化轉向對晶圓製造工藝技術、封裝、架構和系統集成進行整體優化。

人工智能作為半導體增長的

結構性驅動力

兩位發言者都強調，人工智能不僅僅是又一波應用浪潮。相反，人工智能從根本上重塑了對半導體技術的要求。

「我們都應該為我們所取得的成就感到非常自豪，」Chandrasekaran在回顧行業在推動人工智能快速發展中所扮演的角色時說道，「但這一切的基礎早在幾十年前就已經奠定了。」

增長規模前所未有。人工智能工作負載——尤其是大型語言模型和生成式人工智能系統——對計算能力、內存帶寬和互連吞吐量提出了指數級增長的需求。訓練集羣現在由數千到數萬個加速器組成，這些加速器以縱向和橫向擴展架構連接，這顯著增加了系統級功耗和數據傳輸需求。

這種轉變從根本上改變了創新發生的地點。計算擴展不再侷限於芯片層面，而是發生在集羣層面，網絡效率、散熱限制和電源供應直接影響着可實現的性能。

Fuselier 強調了挑戰的嚴峻性，指出如今訓練前沿模型可能需要持續長時間的超大規模計算。「從商業角度來看，這行不通，」他強調，必須通過提高效率來取代蠻力擴展。

能源效率成為主要設計約束條件

從歷史上看，半導體技術的進步主要通過頻率提升和晶體管密度提高來衡量。在人工智能時代，每瓦性能已成為主要的衡量指標。

節能型人工智能架構現在需要在提高總計算吞吐量的同時降低每次操作的能耗。根據Fuselier和AMD工程師最近發表的技術成果，提高加速器效率可以直接提高數據中心級別的效率，因為它可以減少達到給定性能目標所需的節點數量，從而降低網絡開銷和冷卻需求。

這種轉變反映了架構的根本性變化。人工智能工作負載以並行計算和數據傳輸為主，而非串行執行。因此，縮短計算和內存之間的距離已成為降低能耗的最有效手段之一。

縮短數據路徑可以降低延遲和每比特傳輸的能耗，使得異構集成和內存鄰近成為至關重要的設計策略。先進的封裝技術，例如 3D 堆疊，可以更緊密地集成計算和內存，從而顯著降低數據傳輸能耗。

Fuselier將這種演變描述為一種範式轉變：以更低的電壓提供計算能力，而不是最大化頻率。更低的運行電壓可以降低動態功耗，尤其是在高利用率的人工智能數據中心環境中，動態功耗在總能耗中占主導地位。

Chiplet、3D集成和架構協同優化

節能型人工智能架構越來越依賴於基於芯片組的方法，而非整體式設計。模塊化芯片組允許每個功能模塊（計算、內存、I/O）使用最合適的工藝節點進行製造，從而提高性能和能效。

近期的加速器設計體現了這種轉變。例如，AMD 的 MI300 架構通過 2.5D 中介層技術集成了多個加速器複合體芯片 (XCD) 和輸入/輸出芯片 (IOD)，同時採用 3D 堆疊技術來提高計算密度並降低能耗。集成大型封裝內緩存（例如 Infinity Cache）可以減少 DRAM 訪問次數，並通過縮短內存和計算引擎之間的路徑來降低平均內存訪問能耗。

這種架構方法反映了更廣泛的行業趨勢。提高人工智能規模的計算密度和效率已不再能夠通過晶體管尺寸縮小來實現。相反，設計技術協同優化——將架構選擇與封裝和工藝技術相結合——已變得至關重要（圖 1）。

這意味着：系統架構決策如今對能源效率的影響與工藝節點選擇的影響一樣大。

節能計算工藝技術

儘管封裝和架構日益受到關注，但工藝技術仍然是提高能效的關鍵因素。

節能計算 (EEC) 優化主要集中在三個方面：動態與靜態功耗優化、晶體管和互連結構中的寄生效應降低以及器件固有靜電性能的改進 。

降低電源電壓 (Vdd) 是降低動態功耗的最有效手段之一，但它會帶來漏電功耗和性能波動方面的權衡。

因此，實現最佳效率需要晶體管設計、物理佈局和架構之間的協調優化。

新興的器件結構，例如互補場效應晶體管 (CFET) 架構（垂直堆疊 NMOS 和 PMOS 納米片），通過減小邏輯面積和導線長度並改善靜電性能，為實現這一目標提供了一條途徑。研究表明，通過此類方法，芯片級功耗有望降低高達 30%，從而將節能型微縮技術擴展到傳統納米片技術之外。

這些進展強化了 ISS 中反覆強調的一個關鍵主題：工藝創新現在必須服務於系統級效率目標，而不是獨立的器件指標。

封裝作為一項基礎技術

半導體創新領域最深刻的轉變或許在於封裝技術從一項輔助技術提升為一項主要的性能驅動因素。

先進的封裝技術突破了光罩尺寸的限制，實現了集成化，並通過高密度互連提高了能源效率。硅中介層和短距離芯片間連接使芯片組能夠以接近片上金屬互連的帶寬進行通信，與傳統的板級連接相比，顯著提高了能源效率。

3D互連技術進一步提升了效率。混合鍵合和硅通孔（TSV）技術實現了垂直連接，與傳統的微凸點連接方式相比，互連能效最高可提升三倍。

這些技術對於人工智能工作負載尤為重要，因為數據傳輸能耗在系統總功耗中佔據越來越大的比例。

電源供應和散熱管理也成為設計中的核心挑戰。功率超過1000瓦的人工智能加速器需要集成電壓調節、深溝槽電容器和先進的導熱界面材料，以維持效率和可靠性。

散熱管理直接影響系統級能耗，因為溫度升高會增加漏電功耗，從而對計算性能產生「熱稅」。

圖2展示了這種極端尺寸擴展所需的封裝創新。

互連、光學和系統級擴展

隨着人工智能集羣規模擴大到數千個加速器，系統互連效率變得與芯片級性能同等重要。

在數據速率超過 224 GT/s 時，電互連正接近實際極限，這推動了業界對光互連和共封裝光學器件的興趣。將硅光子學與計算硅集成，為降低長距離數據傳輸的功耗提供了一條途徑，同時提高了帶寬和傳輸距離（圖 3）。

Fuselier和Chandrasekaran 都強調，互連技術必須被視為一項戰略技術。未來的性能提升將取決於封裝、網絡和系統架構等方面的協調創新，而不僅僅是更快的計算引擎。

製造複雜性和規模經濟

該行業面臨的技術挑戰與經濟挑戰不相上下。目前，最先進的晶圓廠需要近200億至300億美元的投資，而製程節點的轉換則涉及呈指數級增長的複雜性。

Chandrasekaran 將現代半導體制造描述為「以原子級精度運行」。他強調「我們實際上是在一次控制一個原子」，以此凸顯維持創新所需的工程規模。

與此同時，供應鏈的複雜性已從晶圓和設備擴展到材料、勞動力供應和基礎設施限制等各個方面。人工智能的蓬勃發展加劇了這些壓力，因為需求增長速度超過了產能增長速度。

技術論文和主題演講中反覆出現的一個主題是生態系統協調的必要性。節能型人工智能架構需要硬件製造商、軟件開發商和材料供應商之間的合作。

共享標準和開放的生態系統使投資能夠更加集中而非分散，從而加快產品上市速度並降低供應鏈風險。Fuselier強調，圍繞通用規範達成一致對於高效擴展產能和創新至關重要。這種協作方式不僅體現在技術層面，還延伸至人才培養和社區投資，確保半導體行業在人工智能重塑全球經濟的背景下保持可持續發展。