在芯片設計步入「後摩爾時代」的當下，算力需求的爆炸式增長正迫使半導體行業從平面物理極限向多維空間架構尋求突破。

近日，博通（Broadcom）正式宣佈已交付業界首款基於其3.5D XDSiP（超大尺寸系統級封裝）平台打造的2nm定製計算SoC，並交付給首位客戶富士通。

這一突破性成果不僅標誌着2nm工藝與先進封裝的首次合體，更憑藉創新的面對面（Face-to-Face, F2F）堆疊技術，將互連信號密度提升了7倍，同時將接口功耗降低了整整10倍。

這一被博通稱為業界首個的3.5D面對面計算芯片，標誌着半導體封裝技術的一次重要演進。隨着AI訓練與推理需求持續攀升，3.5D XDSiP平台允許計算、內存和網絡I/O在緊湊形態下獨立擴展，為大規模高效能計算提供了新的解決方案。

可見，從2.5D的平面平鋪，到3D的垂直堆疊，再到如今博通定義的3.5D融合架構，封裝技術早已不再是芯片的「外殼」，而是決定大模型計算效率的核心戰場。

本文將深入解析3.5D封裝的技術細節，3.5D究竟是什麼？它與2.5D、3D有何本質差異？探討其如何突破現有封裝瓶頸，當前行業進展以及尚未克服的挑戰與阻礙，並探討其如何重塑AI與HPC芯片的未來。

先進封裝，站上C位

在回答3.5D封裝是什麼之前，我們先簡要回顧一下先進封裝的演進歷程。

長期以來，提升芯片性能主要依靠先進製程的突破。但隨着摩爾定律失速，AI對算力的巨大需求，將芯片封裝技術的重要性提升到了前所未有的高度。為了提升AI芯片的集成度和性能，以2.5D/3D封裝和Chiplet等為代表的先進封裝技術得到了廣泛應用。

據研究機構調研顯示，到2028年，2.5D及3D封裝預計將成為僅次於晶圓級封裝的第二大先進封裝形式。這一技術不僅能夠提高芯片的性能和集成度，還能有效降低功耗，為AI和高性能計算等領域提供強有力的支持。

2.5D封裝技術：2008年，賽靈思率先將其大型FPGA劃分為四個良率更高的小芯片，並將這些芯片連接到硅中介層（Silicon Interposer），2.5D封裝由此誕生。

2.5D封裝技術是一種介於傳統2D封裝和3D封裝之間的過渡技術，通過在硅中介層上集成多個裸die，實現了芯片之間的高速互連和短距離通信。硅中介層通常採用硅通孔（TSV）技術實現垂直互連，具有高密度、高性能的互連特性，可以大大提高系統的整體性能。

2.5D封裝結構圖

3D封裝技術：3D封裝技術則是通過將多個裸芯片（Bare Die）進行垂直堆疊，並藉助硅通孔（TSV）和微凸塊（Micro Bump）等先進互連技術實現層間通信，從而突破了傳統平面集成的物理限制。這種架構極大地縮短了電子傳輸路徑，在顯著降低傳輸延遲與功耗的同時，實現了極高的互連帶寬和封裝密度，是突破「內存牆」瓶頸並實現異構集成算力的核心技術路徑。」

3D封裝結構圖

簡單來講，2.5D封裝技術通過硅中介層實現了水平方向上的高密度互連，而3D封裝技術則在垂直方向上實現了互連密度的指數級提升和功耗的顯著降低，使得原本分散在二維平面上的芯片能夠在垂直方向上緊密集成，為高性能計算和移動設備等領域提供了兼具高帶寬與低功耗的系統級解決方案。

在算力博弈加劇的當下，2.5D/3D封裝已成為了台積電、三星、英特爾等巨頭從製程競賽轉向封裝維度戰爭的核心支點，更是其構築高性能計算護城河的關鍵籌碼。

3.5D XDSiP——博通的「殺手鐧」

如今，在AI芯片市場前沿，半導體廠商不僅在技術上進行競爭，也在規模上展開激烈角逐。很多公司都在競相推出大型GPU和AI芯片，以應對像ChatGPT這類大型語言模型（LLM）的需求。這些模型在訓練和運行過程中對計算能力和能耗的要求日益提高。

在此趨勢下，芯片尺寸進一步限制了計算能力的提升，目前數據中心中最先進的AI芯片已無法再集成在一整塊硅片上。為了解決這一限制，半導體行業的領先企業正在通過混合鍵合技術將邏輯芯片進行垂直堆疊，並將所有組件分佈在高速中介層電路上，從而為芯片增加一個「維度」。

文章開頭提到的博通3.5D XDSiP封裝平台正是這一邏輯和技術趨勢下的產物。

據了解，博通的3.5D XDSiP是一個成熟的模塊化多維堆疊芯片平台，它結合了2.5D技術和採用面對面（Face-to-Face，F2F）技術的3D IC集成，其本質是旨在構建多芯片處理器的藍圖，推動新一代AI超級芯片的發展。

F2F技術框圖

通常，這些芯片是以相同方向堆疊的，也被稱為「面背堆疊」（F2B，Face-to-Back），然後再進行鍵合。Chiplet之間通過硅通孔（TSV）進行通信，在芯片之間傳輸電力、信號和數據。然而，博通通過在鍵合前將硅芯片「面對面」（F2F）堆疊，可以實現更直接的芯片間互連，從而縮短計算、內存和I/O芯片之間的距離，並省去它們之間的硅通孔（TSV）。這種結構能夠實現高密度互連，顯著提升信號傳輸效率，同時噪聲更小、機械穩定性更強。

值得注意的是，博通的3.5D XDSiP設計還採用了混合銅鍵合（HCB）技術，這也是相較於2.5D和3D封裝的核心差異化優勢。這種技術可以直接連接每個硅芯片正面上的銅柱佈線，而無需使用焊球。

圖注：當前主流先進封裝中，模塊化芯片通常通過非常小的焊球（u-Bump）被緊密地安裝在硅片表面上

這種混合鍵合的新結構使得每平方毫米可以實現數千甚至數萬個連接點，能夠實現芯片間更密集的電氣接口。以下圖為例，傳統凸點間距是50微米，每平方毫米有大約400個連接；混合鍵和大約10微米的間距，可達到每平方毫米10000個甚至更多連接。 

傳統凸點和混合鍵合技術的結構比較

隨着Die to Die帶寬需求的增長、I/O數量的增加以及由此產生的更精細的bump pitch(<25μm)，由於製造難度、電遷移(EM)限制和RLC寄生等問題，基於焊料的μ-bump技術變得難以擴展。因此，採用Cu-Cu混合鍵合的3D堆疊佔據了關鍵地位，與傳統的μ-bump互連相比，實現了低功耗、低延遲互連，並顯著提高了芯片間的互連密度/速度，縮短了信號佈線距離。

不難判斷，在高密度的3D互連中，混合鍵合Hybrid Bonding已成為必然趨勢，從索尼的CIS芯片，到 AMD 的3D V-Cache，再到三大存儲原廠全面導入HBM，再到Apple M5把CPU與GPU用Cu-Cu重新連接，越來越清晰地看到：先進封裝正在前端化，Hybrid Bonding正在架構化，凸點鍵合方式最終會逐漸消失。

u-Bump鍵合與混合鍵合技術對比示意圖

博通指出，與傳統在硅中介層平面上連接Chiplet所需的PHY相比，通過採用諸多創新技術技術，3.5D XDSiP平台使堆疊晶粒間的信號密度增加7倍，功耗降低至原來的十分之一，並減少延遲。

F2B和F2F工藝3D集成之間的差異

據悉，該技術目前已應用於富士通的Monaka處理器，該處理器擁有4個計算模塊，每個模塊擁有36個基於Armv9指令集的CPU核心，共144個CPU內核，均基於台積電2nm製程，並使用混合銅鍵合（HCB）以F2F方式堆疊在 SRAM上（本質上是巨大的緩存），SRAM是基於台積電的5nm工藝製造。

在利用XDSiP技術將各種異構芯片整合在一起之前，博通表示，整個流程的第一步是將芯片設計中的各項功能拆解，並重新組織為多個小芯片（Chiplet）。這種方案的主要優勢在於：每個Chiplet都可以採用最適合其功能的製造工藝，從而讓芯片在功耗、面積、性能和成本方面擁有更大的優化空間。

基於博通XDSiP技術的AI芯片加速器的構建模塊

大多數情況下，博通計劃將系統核心的加速器核心或其他處理單元（上圖中紅色部分）劃分為多個硅芯片。這些邏輯芯片可以包含通用CPU核心、高性能AI加速器（如GPU、張量處理單元TPU）或其他定製IP模塊。對於這些Chiplet來說，採用最先進的製程技術是比較理想的選擇，因為它們承擔着最密集的計算任務。

其餘的邏輯功能被轉移到了另一塊獨立的芯片上（上圖中黃色顯示部分），該芯片包含了從輸入/輸出接口（包括基於PHY的芯片間互連、高速SerDes、高帶寬內存接口）到作為處理器緩存的SRAM等所有組件。這些模塊通常在採用最先進製程節點時收益不明顯，因此更適合使用成熟且成本更低的工藝技術來製造。

博通ASIC產品部高級副總裁兼總經理Frank Ostojic表示：「博通的3.5D平台使芯片設計人員能夠為每個組件選擇最合適的製造工藝，同時縮小中介層和封裝尺寸，這也降低了芯片設計中常見的翹曲風險。」

而博通的該技術方案之所以被稱為3.5D封裝，正如有業內人士形容——「2D封裝加上Interposer後就變成了2.5D，那麼3D封裝加上Interposer就變成了3.5D，既合情合理，又符合了通用的命名法則。」

在封裝過程中，3D堆疊的加速器芯片首先通過2.5D封裝技術安裝在Interposer上，然後再將其他Chiplet圍繞其周圍佈置。在AI加速器下方的I/O芯片主要負責與封裝內的HBM和其他Chiplet進行內部通信，而還可以添加多協議連接Chiplet，用於與服務器中或數據中心內其他加速器、處理器和內存芯片進行外部通信。這些I/O芯片位於上圖中封裝的南北兩側，可集成以太網、PCIe和計算互聯鏈路（CXL）等IP模塊。

藉助3.5D XDSiP，博通能夠助力AI客戶交付最先進的XPU，其信號密度無與倫比，能效卓越，延遲極低，足以滿足千兆瓦級AI集羣的海量計算需求。博通的XDSiP平台支持計算、內存和網絡I/O在緊湊的外形尺寸內獨立擴展（以富士通Monaka處理器為例，該芯片集成了內存控制器、頂部帶有CXL 3.0的PCIe 6.0通道以連接加速器和擴展器，以及人們期望從數據中心級CPU獲得的其他接口），從而實現大規模的高效低功耗計算。

誰在擁抱3.5D？

除了博通推出的3.5D XDSiP平台之外，AMD正以激進的Chiplet策略探索前瞻性的3.5D集成技術。

2023年6月，AMD發布了業界矚目的MI300系列AI加速器，成為首家將3.5D封裝技術引入量產的計算巨頭。這一技術突破並非一蹴而就，而是建立在AMD長期以來對Chiplet設計理念的深刻踐行之上——通過將大型芯片拆解為多個小型芯粒，再借助高速互連技術進行重組，AMD早已為異構集成的質變埋下伏筆。

AMD的3.5D封裝本質上是將台積電兩大尖端工藝進行了融合創新：既採用了基於Cu-Cu混合鍵合的SoIC 3D堆疊技術，將GPU計算芯片或CPU芯片垂直堆疊在I/O芯片（IOD）之上，實現了超15倍的互連密度提升與極致能效；同時又依託CoWoS 2.5D硅中介層，將多個3D堆疊模塊與HBM3內存進行高密度並排互連。

這種3D堆疊計算芯粒+2.5D集成內存與I/O的複合架構，正是AMD所定義的「3.5D封裝」，這不僅讓MI300X得以容納1530億個晶體管和高達192GB的HBM3內存，更在AI推理性能上實現了對英偉達H100的1.6倍超越。

從2021年率先在EPYC Milan-X CPU中引入3D V-Cache技術，到如今MI300系列通過SoIC與CoWoS的協同將異構集成推向新高度，AMD正憑藉其在先進封裝領域的系統級佈局，重新定義AI加速器的密度與性能天花板。

實際上，博通的初始設計與AMD的MI300X非常相似，但這項技術是開放給任何人授權的。儘管存在相似之處，但博通在計算芯片與系統其餘邏輯的接口方式上略有不同。

富士通是最早採用3.5D XDSiP技術的廠商之一，但博通表示，Monaka只是正在研發的大約六款設計之一。雖然Monaka是一個CPU平台，但博通公司贏得的XDSiP設計訂單中，約有80%是搭載HBM顯存的XPU。

據悉，博通該平台於2024年發布時，支持最多12個HBM堆疊的設計。據稱目前超過12個堆疊的設計正在開發中，這意味着可能在不久的將來看到一些真正意義上的巨型芯片。

據一位博通高管透露，預計到2027年，基於該堆疊式設計技術將至少售出100萬顆芯片，包含了富士通芯片之外的幾種其他設計。「現在，我們幾乎所有的客戶都在採用XDSiP技術」。

雖然博通並未直接與NVIDIA的GPU競爭，但博通為谷歌等科技巨頭打造定製的加速芯片，也被稱為XPU。這些公司正在建設龐大的服務器集羣，投資可達數十億美元，配備成千上萬的GPU和其他AI加速器，用於在海量數據上訓練最先進的模型。博通表示，最大的集羣規模正在擴展到多達一百萬個AI加速器。

據行業傳聞，蘋果也正在與博通合作開發其首款專為人工智能任務設計的服務器芯片。這款芯片的內部代號為Baltra，預計將於 2026年投入量產。Baltra芯片將採用台積電先進的 N3P 製造工藝，體現了蘋果致力於在硬件開發中部署最新技術的承諾。

此外，三星與英特爾也在3.5D封裝領域積極進行探索。

2024年，三星代工業務開發副總裁Taejoong Song曾在活動上展示了3.5D配置的路線圖，將使用2nm芯片堆疊在4nm芯片上，2027年將使用1.4nm芯片堆疊在2nm芯片上。

三星的異構集成路線圖

英特爾代工廠的方法在很多方面都很相似。英特爾高級副總裁兼代工服務總經理Kevin O'Buckley表示：「我們的3.5D技術是在帶有硅橋的基板上實現的。這不是成本極高、產量低、多掩模版形狀的硅，甚至不是RDL。我們以更具成本效益的方式使用薄硅片，通過硅橋實現芯片到芯片的連接，甚至是堆疊芯片到芯片的連接。因此，您可以獲得相同的硅密度優勢，以及該硅橋的相同Si信號完整性性能，而無需在整個硅橋下方放置巨大的單片中介層，這既能節省成本又提升了容量。

英特爾的3.5D模型

而台積電作為先進封裝領域的領導者，在3.5D封裝領域扮演着技術基石與整合平台的核心角色。通過其3DFabric平台下兩大先進技術的融合創新，為客戶（如AMD和博通）的3.5D實現提供了底層支撐：一方面是持續演進的CoWoS系列技術，作為2.5D硅中介層的基礎，已發展到支持超過5.5倍光罩尺寸的CoWoS-L技術，能夠集成多達12個以上的HBM內存堆棧，為大規模AI加速器提供高密度互連平台；另一方面是採用混合銅鍵合的SoIC 3D堆疊技術，實現了芯片間無凸塊的直接鍵合，將互連密度提升至新的數量級。

憑藉這兩大技術支柱的協同，台積電正加速構建其在3.5D異構集成時代的壁壘。在產能佈局上，為應對AI浪潮下客戶對先進封裝的迫切需求，台積電正以前所未有的速度擴充CoWoS產能，目標在2025年底達到每月7萬至7.5萬片，並計劃在2027年推出9倍光罩尺寸的超大型CoWoS封裝以及系統級晶圓（SoW-X）技術，力求將單個封裝的算力提升40倍。

同時，台積電也在積極主導生態建設，通過成立「3DIC先進封裝製造聯盟」，聯合設備、材料與檢測夥伴，推動從3D到3.5D封裝技術的標準化與自動化進程，以應對異構集成時代愈發嚴苛的量產挑戰。

總的來看，3.5D封裝正逐漸成為一個重要的發展方向，整個行業都在朝着這一技術方面邁進。

3.5D封裝的最終目標或許是實現芯片設計的「即插即用」方法，設計者可以從Chiplet庫中選擇合適芯片，並迅速將連接到經過驗證的架構中。雖然這一願景可能需要數年時間才能完全實現，但可能在未來幾年內看到商用Chiplet出現在先進設計中，從HBM與定製處理器堆疊開始。

3.5D封裝規模商用，還有幾道坎？

雖然3.5D封裝提供了衆多優勢，且當前的技術已經能夠實現3.5D封裝，但需要注意的是，在大規模生產和應用中，3.5D封裝仍面臨諸多挑戰。

例如，3.5D封裝技術仍需要進一步降低成本和提高良率，工藝的複雜性和製造成本是制約其大規模應用的主要因素。其次，3.5D封裝的可靠性和長期穩定性也需要進一步驗證，特別是在高溫和高壓環境下的應用場景中，散熱可能是比較難解決的問題，工作負載可能會有很大差異，從而產生動態熱梯度並將熱量困在意想不到的地方，從而縮短芯片的使用壽命和可靠性。

• 熱管理：儘管相比3D封裝有所改善，但在3.5D組件中管理熱量仍然是一個重大挑戰。

• 混合銅鍵合：隨着芯片更高密度需求提升，業界正在向更精細的混合鍵合技術發展，混合銅鍵合是一種「無凸點（bumpless）」互連技術，推動互聯技術從Microbump走向<10µm Pitch的Cu-Cu時代，這一技術變革使得芯片能實現更高互連密度、更低功耗、更低寄生、更優熱性能、更小封裝尺寸等，正在成為HPC、AI、HBM、Chiplet與CPO的核心互連基礎，但其可靠性與系統級整合仍是下一階段關鍵挑戰。

• 時序收斂：隨着在3.5D配置中添加更多元素，確保信號在正確的時間到達正確的位置變得越來越複雜。這需要複雜的熱感知和IR感知時序分析。

• 數據管理：設計和分析這些複雜系統所涉及的數據量正在爆炸性增長，有效處理這些數據並減少模擬和分析運行時間是一個主要關注領域。

• 組裝複雜性：物理組裝這些器件涉及管理具有不同厚度和熱膨脹係數的各種裸片的熱、電和機械連接，這需要進行密集的熱機械認證工作。

此外，該技術不僅在上述方面提出了新的挑戰，還要求供應商處理比標準封裝數據庫大得多的數據集。

為了應對這些挑戰，行業正在探索橋接器、S-Connect、SWIFT以及S-SWIFT等新技術，儘管這要求軟件供應商積極尋找解決方案，並且需要大量的交互式路由工作。

來源：Amkor Technology

Amkor Technology的封裝路線圖展示了模塊和Chiplet的橋接和混合鍵合連接的未來方向。3.5D技術面臨的主要挑戰是確保可靠性和可定製性，這兩者的需求在某種程度上是矛盾的，並且超出了任何單一公司的控制範圍。

實現這一願景需要在幾個關鍵領域取得進展：

• EDA工具：EDA工具需要發展以處理3.5D設計的複雜性。這包括同時考慮熱、信號完整性和功率完整性問題，以及改善IC設計師和封裝專家之間的協作；

• 工藝/組裝設計套件：3.5D工藝和組裝的標準化設計套件非常重要，這些可能會在代工廠和OSAT提供商之間分配；

• 標準化：為可以預先構建和預先測試的內容設定現實的參數將是提高組裝速度和便利性的關鍵。像UCIe這樣的行業標準就是朝這個方向邁出的步伐。

• 工藝一致性：確保3.5D組裝各個步驟的工藝一致性非常重要。這需要為每個工藝步驟定義可接受的輸出，並開發實時優化配方的方法，以保持結果在所需範圍內。

3.5D封裝代表了半導體集成的重要進步，在3D-IC的性能優勢和當前2.5D解決方案的實用性之間提供了平衡。隨着業界趨向於這種方法，可以期待在設計工具、製造工藝和標準化努力方面的快速發展。

綜合來看，實現3.5D封裝及其他更高集成的封裝技術將需要整個半導體生態系統的持續合作。從芯片廠商、EDA供應商到代工廠、OSAT和系統集成商，每個參與者在將這項技術推向市場方面都發揮着重要作用。隨着技術向前發展，3.5D封裝可能成為連接當前技術與未來完全3D-IC的橋樑，開啓半導體創新的新時代。

寫在最後

後摩爾時代，在算力需求持續爆發的背景下，3.5D封裝的橫空出世，成為半導體行業從平面集成向多維異構集成跨越的關鍵橋樑。它融合2.5D硅中介層的平面互連優勢與3D堆疊的垂直集成能力，以面對面堆疊、混合銅鍵合等核心技術，突破了傳統封裝在密度、功耗、延遲上的瓶頸，更通過Chiplet的模塊化設計，實現了不同工藝芯粒的最優組合，為AI、HPC等領域的超大算力需求提供了全新解決方案。

從AMD MI300系列的量產落地，到博通3.5D XDSiP平台的商用交付，再到台積電、三星、英特爾等巨頭的技術佈局與產能加碼，3.5D封裝正在從技術概念走向產業主流，成為全球半導體競爭的新核心。但同時，這項技術仍面臨熱管理、良率成本、工藝標準化、EDA工具適配等多重挑戰，其大規模普及離不開芯片設計、製造、封裝、設備等全生態的協同創新。

作為2.5D到全3D封裝的重要過渡，3.5D封裝不僅重塑了高端芯片的集成範式，更開啓了半導體制程+封裝雙輪驅動的新時代。

未來，隨着技術的持續迭代與生態不斷完善，3.5D封裝將持續釋放異構集成的潛力，推動算力硬件向更高密度、更高能效、更靈活定製的方向發展，成為支撐AI、高性能計算等前沿領域突破的核心基石。