不知道你發現沒有，從博通、Marvell 這樣的 ASIC 設計服務廠商，到英偉達、AMD 等 GPU 巨頭，再到 Credo、Astera Labs、Alphawave 等高速互聯公司，幾乎所有參與 AI 基礎設施競爭的玩家，都在不斷強化同一項能力：更快、更穩定、更高效的 SerDes。
當 AI 訓練和推理從單卡擴展到成百上千顆 GPU 的集羣時，系統性能往往不再由單顆芯片決定，而是由節點之間的數據交換效率決定。也正是在這種背景下，從 GPU、交換芯片到數據中心網絡，再到 Chiplet 與 CPO 光互聯，AI 基礎設施的每一次演進，都在持續推高對高速互聯的要求。而在所有互聯技術之中，SerDes 正在逐漸成為最核心的底層能力。

什麼是SerDes？

SerDes，即 Serializer/Deserializer（串行器/解串行器），本質上是一種用於高速數據傳輸的關鍵技術。它的核心作用，是在儘量減少 I/O 連接數量的前提下，實現芯片之間的大帶寬數據交換。

在集成電路系統中，芯片間通信可以採用並行傳輸，也可以採用串行傳輸。並行傳輸需要在芯片之間佈置大量連接線，而串行傳輸通常只需要一對差分鏈路即可完成高速數據交換，因此更適合高帶寬、長距離、低引腳數的系統設計。

SerDes 的工作原理並不複雜：發送端將多路並行數據串行化，通過高速串行鏈路傳輸出去；接收端再將其恢復為原始的並行數據。正是依靠這種機制，現代芯片能夠在有限封裝和有限走線條件下，持續提升帶寬密度。

過去，SerDes 更像是芯片中的一個接口模塊；但在 AI 時代，它正在上升為決定系統擴展能力的關鍵基礎設施。從早期的 28Gbps NRZ、56Gbps PAM4，到今天的 112Gbps，再到即將規模落地的 224Gbps，SerDes 已經成為高性能計算、高速網絡、汽車電子、移動終端和物聯網 SoC 的通用底座，廣泛支撐 PCIe、以太網、USB、MIPI、USR/XSR 等各類高速標準。

也正因為如此，誰掌握了核心 SerDes 技術，誰就擁有了極高的技術壁壘和系統話語權。

    ASIC設計服務廠商，

無不是SerDes高手

就拿這幾年賺的盆滿鉢滿的兩大設計服務廠商博通和Marvell來說，他們之所以能拿走 ASIC市場80%的利潤，是因為他們掌握了算力世界中唯一不可替代的稀缺資源——連接穩定性。它們的「連接霸權」，很大因素就來自SerDes能力所構建的系統級護城河。

博通的 SerDes 以高性能和高集成度著稱。以博通的Tomahawk 這類數據中心交換芯片為例，它本質上是一塊「SerDes 密度怪獸」。例如Tomahawk 5（51.2T）最多可集成 64個Peregrine SerDes 核心，每個核心包含 8 路 106Gb/s PAM4 SerDes 收發器（並帶 PCS）。而到了 Tomahawk 6（102.4T），博通進一步把高速互聯推向更高代際。作為其 2026 年的重要產品，Tomahawk 6 將 224G SerDes 帶入了更高密度、更高吞吐的交換平台。配合更強的銅纜傳輸能力，它使數據中心在不全面依賴更昂貴光互聯的情況下，仍能維持高效的數據交換。

Marvell的強項是協議覆蓋和先進製程適配。其112G XSR/VSR SerDes專為 Chiplet 設計。它的 XSR（極短距）SerDes 功耗極低，是目前 D2D（芯粒互聯）市場的標杆。Marvell在PCIe 接口上的 SerDes 進度快於博通，這使其在服務器內部的 HBM（高帶寬內存）連接和存儲控制器市場極具優勢。例如，在剛結束的DesignCon 2026上，Marvell就率先展示了 PCIe 8.0 技術，這是目前業界唯一能在標準路徑下實現 256 GT/s 傳輸的 SerDes。

2025 財年博通的AI營收約200億美元（按年增長 65%），預計2026年將達到250億美元。Marvell的AI營收大約 39 億美元，目標約超過50億美元。博通的AI AISC市場份額大約在60%，Marvell在15%-20%。

博通的 AI 收入幾乎是 Marvell 的 4-5 倍，這源於它與 Google 長達十年的深度綁定，博通的霸權主要來自於 Google 的 TPU 訂單。根據 2025 年底的數據，Google TPU 的出貨量支撐了博通絕大部分的 ASIC 利潤。而Marvell則通過拿下微軟Maia芯片和亞馬遜的新項目，實現了 ASIC 業務的翻倍增長。

第三方機構Counterpoint Research預測，到2027年，博通仍將以約 60%份額領跑AI服務器計算ASIC設計合作伙伴市場。

但是，值得注意的是，讓博通不得不警惕的新玩家之一，是聯發科。

據悉，聯發科成功切入谷歌第八代TPU（TPUv8x）設計，預計於2026年第四季開始貢獻營收。谷歌與聯發科合作設計芯片，前者負責運算單元（Compute Die）設計與高頻寬記憶體（HBM）採購；後者負責輸出入單元（I/O Die）設計、所有晶圓採購，以及後段封裝整合。

聯發科之所以能在數據中心ASIC領域異軍突起，接下Google或Meta的ASIC訂單的關鍵，正是在於研發超過十年、能提高傳輸效率的SerDes IP技術。聯發科現行112Gb／s SerDes DSP採PAM-4接收架構，在4納米制程可實現超過52dB的損耗補償能力，仍能維持低訊號衰減與高抗干擾特性，對資料中心與先進封裝架構尤為關鍵。聯發科專為資料中心應用打造的224G SerDes，並完成硅驗證（silicon proven），技術成熟度獲業界高度關注。

聯發科副董事長蔡力行表示，非常有信心2026年實現超過10億美元的數據中心ASIC營收，並在2027年達到數十億美元。分析師預測，聯發科這波ASIC營收上修，應該還是來自谷歌的TPU訂單。ASIC業務已成為聯發科第二大營收來源。

所以，從博通、Marvell 到聯發科，都在說明同一個結論：ASIC 設計服務廠商，幾乎無一不是 SerDes 高手。

英偉達和AMD芯片巨頭的

Serdes代際演進

不僅是ASIC 設計服務廠商，英偉達與 AMD 這樣的 GPU 巨頭，同樣在持續強化自身的 SerDes 能力。

以英偉達為例，其GPU之間的高速互聯依賴自研的 NVLink。NVLink 的代際演進，本質上是 SerDes 速率升級與鏈路規模擴展的雙重推進：一方面通過提升單條 SerDes 的傳輸速率，另一方面通過增加鏈路數量和優化互聯拓撲，從而實現系統帶寬的指數級提升。從 Ampere 架構到 Blackwell 架構，NVLink 所依賴的 SerDes 技術已經從 約 56Gbps 級別演進至 224Gbps 級別，使得單顆 GPU 的互聯帶寬實現跨代躍升。這種持續提升的高速互聯能力，使 NVLink 成為英偉達 GPU 生態的重要護城河，也構成了其 AI 集羣架構的核心優勢。

相比之下，AMD 的 SerDes 技術演進路徑有所不同。AMD 的高速互聯體系更多圍繞其 Chiplet（芯粒）架構與 Infinity Fabric 協議展開，並在整體策略上更傾向於擁抱行業標準，例如 PCIe 與 CXL 等接口協議。在 AMD 看來，僅依賴私有互聯協議很難在生態規模上與英偉達抗衡，因此它選擇推動更開放的互聯體系。為此，AMD 聯合博通、微軟、Meta 等公司發起了 UALink（Ultra Accelerator Link）聯盟，試圖構建一個面向 AI 加速器互聯的開放標準。

從技術角度來看，UALink 的目標同樣是構建高帶寬 GPU 互聯，但與 NVLink 的封閉體系不同，它希望依託產業鏈成熟的 SerDes 技術與以太網生態，打造一個能夠在規模上挑戰英偉達互聯體系的開放生態。

這也說明，在 AI 算力競爭日益激烈的背景下，SerDes 已經不僅僅是芯片中的一個接口模塊，而是決定整個 AI 計算平台擴展能力的關鍵技術。

Serdes，也孕育了一幫初創互聯公司

當互聯成為新的基礎設施，一批專注於高速連接技術的公司也隨之崛起。以 Credo、Astera Labs 和 Alphawave Semi 為代表的新興廠商，正試圖在 GPU 與交換芯片之外，建立屬於自己的「互聯賽道」。

其中，Credo 是近年來增長最迅猛的高速互聯公司之一。2026財年全年營收大概率落在約13.23–13.33億美元區間，整體毛利率約在66%–67% 區間。已經連續多個季度實現三位數增長，這不僅顯示出 AI 數據中心互聯市場的爆發力，也顯示了SerDes /互聯芯片的毛利率普遍非常高。

不同於博通那種重度依賴 DSP（數字信號處理）的方案，Credo的核心競爭力在於其模擬前端（Analog Front-end）優化。該公司以自研 112G/224G SerDes 技術為核心，圍繞 Retimer 芯片和 AEC（有源銅纜）構建產品體系，主要解決 AI 服務器內部和機架級互聯中的信號衰減問題。AEC（有源電纜）是Credo最成功的商業化路徑。在 112G/224G 下，普通的銅線（DAC）傳不動，光模塊（AOC）又太貴，Credo 的 AEC 通過在電纜兩端加入 SerDes/DSP 芯片，實現信號均衡和重定時，從而顯著延長高速鏈路距離並降低誤碼率。

另一家快速崛起的公司是 Astera Labs。Astera Labs 2025 財年營收 8.53 億美元，按年增長115%，全年 GAAP 毛利率 75.7%。與 Credo 更偏「物理鏈路修復」的策略不同，Astera Labs 的核心定位是 智能連接平台。其產品圍繞 PCIe 和 CXL 生態展開，包括 Aries 系列 PCIe/CXL Retimer、Scorpio Fabric Switch 以及 Taurus 智能電纜模塊等。這些產品本質上是將 SerDes 和 DSP 技術與協議層軟件結合，使系統能夠在複雜拓撲結構下保持穩定的高速通信。隨着 AI 服務器架構從單節點計算向 rack-scale 架構演進，這類「協議感知型互聯芯片」需求迅速增加。Astera Labs 的業績增長也非常驚人：公司 2025 年全年營收達到 8.53 億美元，按年增長 115%，顯示出高速互聯市場的巨大潛力。

Alphawave Semi的商業模式則更偏向SerDes IP與連接子系統供應商。該公司長期專注於高速 SerDes 與接口 IP 的研發，並將其封裝為可直接集成到 SoC 或 ASIC 中的連接子系統，例如 224G SerDes、UCIe chiplet 接口以及高速 PHY IP。這使得 Alphawave 能夠向不同的芯片廠商提供高速互聯能力，而無需參與整顆芯片設計。隨着 Chiplet 架構和先進封裝逐漸普及，SerDes IP 的需求也在快速增加。值得注意的是，Alphawave 的技術價值也吸引了產業巨頭的關注，2025 年高通宣佈以約24億美元收購 Alphawave Semi，正是為了加強其在數據中心和高速互聯領域的佈局。

Credo 和 Astera Labs 的崛起證明了，在巨頭轉身緩慢的縫隙裏，誰能解決 AI 集羣最頭疼的功耗與信號衰減問題，誰就能在萬億級市場中切割出屬於自己的肥美領地。

IP「軍火商」的轉型

在這場由 AI 驅動的互聯技術競賽中，變化的不只是芯片公司本身，傳統的 EDA/IP 廠商也正在悄然調整自身的戰略重心。

一個典型案例是新思科技（Synopsys）。近年來，Synopsys逐步弱化自有處理器業務，並將資源更多集中在 高速接口與互聯 IP上，例如 SerDes、PCIe、CXL、UCIe 等關鍵技術。其出售 ARC 處理器業務，某種程度上也反映出一個趨勢：隨着 RISC-V 架構的快速崛起，通用處理器 IP 正在逐漸「平民化」，越來越多公司能夠獲得成熟的 CPU 設計能力，處理器本身不再是最稀缺的資源。

相比之下，在 Chiplet（芯粒）架構逐漸成為主流的背景下，真正變得稀缺的是 高速互聯技術。當一顆系統級芯片被拆分為多個 die 時，芯片內部的 die-to-die 互聯就必須依賴極短距離、超低功耗的 SerDes 技術。以UCIe為代表的新一代標準，本質上正是為 Chiplet 時代打造的高速互聯底座。

在這種趨勢下，EDA/IP 廠商的角色也在發生變化。它們不再只是傳統意義上的設計工具供應商，而更像是產業鏈中的 「技術軍火商」：通過提供成熟的 SerDes、PCIe、CXL、UCIe 等接口 IP，讓沒有深厚模擬電路和高速接口設計能力的 ASIC 廠商，也能夠在較短時間內集成先進的互聯能力。

換句話說，在 AI 芯片競爭愈發激烈的今天，並不是每一家 ASIC 公司都必須從零開始設計 SerDes。只要購買成熟的接口 IP，並結合先進封裝和系統設計能力，就可以快速構建出具備高帶寬互聯能力的芯片系統。這種模式大大降低了 AI 芯片設計的門檻，同時也讓 Synopsys、Cadence 等 IP 廠商在新一輪計算架構變革中獲得了新的增長空間。

448G已經鳴槍，CPO正在合圍

如果說224G是當前AI數據中心互聯的主流節點，那麼448G SerDes已經成為產業鏈下一階段的競爭焦點。

在芯片與互聯領域，多家廠商正在推進448G相關技術。Marvell 已展示 448G SerDes IP，並同步演示 256GT/s 的 PCIe 8.0 SerDes，其 ×16 配置理論雙向帶寬可達到 1TB/s。這些技術主要面向 AI 交換芯片、GPU直連等高帶寬場景，目前已進入工程樣片階段，為未來量產奠定基礎。

在GPU廠商方面，英偉達也已明確下一代Rubin平台將採用 448G SerDes。配合第六代 NVLink 交換架構，單 GPU 的互聯帶寬預計可達到 3.6TB/s，而在 72 GPU 的 NVLink 域中，總帶寬可擴展至 260TB/s。這類架構意味着 GPU 集羣將能夠在更大規模上進行算力調度，而448G SerDes正是支撐這一帶寬躍遷的關鍵技術。

當速率邁向 448G，電信號在傳統銅線中的傳輸已觸及物理極限，「光進銅退」不再是預言，而是架構級的必然選擇。

SerDes將是CPO 的起點。CPO（光電共封）的本質是將原本在板級長距離傳輸的電信號，儘可能提前轉化為光信號。光學引擎離芯片越近，預留給電鏈路的裕量就越小。這就對 SerDes 的抖動、線性度及誤碼率提出了近乎苛刻的要求。

CPO 絕非簡單的以光替電，而是一場涵蓋激光源集成（如博通推崇的 ELS 外置方案）、熱設計、封裝耦合與良率的複雜系統工程。SerDes 能力越強，電路徑越短，系統裕量就越可控。 這種「以強制弱」的能力，正是博通與 Marvell 能在 CPO 領域保持絕對領先的底層邏輯。

站在產業鏈的視角來看，無論是448G的實現還是CPO的商用，都在倒逼整個互聯生態進行配套升級。448G PAM4 信號的驗證難度遠高於上一代技術，對信號完整性、誤碼率以及通道建模提出了更嚴格要求。因此，測試測量廠商也開始佈局完整的448G驗證體系。例如 Keysight、Anritsu、Tektronix 和 Teledyne LeCroy等廠商都推出了面向448G PAM4的全鏈路測試方案，覆蓋發射機SNDR、RLM、信道S參數以及誤碼率等關鍵指標。其中，安立還與鴻騰精密合作完成了 448G Twinax線纜的信號完整性驗證，進一步完善了高速互聯的測試生態。

從更宏觀的角度來看，448G不僅是一次SerDes速率升級，更是整個AI互聯體系的下一代技術基石。當模型規模繼續擴大、GPU集羣規模不斷增長時，只有不斷提升SerDes速率並優化互聯架構，才能支撐未來AI算力系統的帶寬需求。

小結

某種意義上說，AI算力革命的背後，其實是一場高速互聯革命。AI時代，算力決定上限，而SerDes決定規模。