號稱「芯片奧林匹克」的半導體行業年度頂級電路會議ISSCC 2026釋放出一批具有直接市場意義的技術信號——三星HBM4性能數據首度公開，英偉達與Broadcom的光互聯路線圖趨於清晰，AMD、微軟等巨頭的AI加速器架構細節也相繼披露。

據頂級半導體分析機構Semianalysis ，三星在本屆會議上展示的HBM4技術數據顯示，其帶寬達3.3 TB/s，引腳速度最高可達13 Gb/s，超出JEDEC標準逾兩倍，表明三星正在縮小與SK海力士之間的技術差距。與此同時，英偉達在會上提出的DWDM光互聯方案，與OCI MSA行業聯盟同期發布的規範高度吻合，進一步明確了下一代AI數據中心互聯的技術走向。

三星HBM4若能在良率和可靠性上持續改善，將對SK海力士的市場主導地位構成實質性挑戰；而光互聯標準的逐步收斂，則意味着相關供應鏈的投資窗口正在打開。

ISSCC：半導體行業的年度技術風向標

先簡單介紹一下ISSCC，國際固態電路會議，是半導體領域三大頂級學術會議之一，另外兩個為IEDM和VLSI。與後兩者相比，ISSCC更側重電路集成與實現，幾乎每篇論文均附有電路圖及實測數據，是業界觀察芯片技術實際落地進展的重要窗口。

今年的ISSCC尤為值得關注。據SemiAnalysis指出，往年ISSCC的論文對產業的直接影響參差不齊，但2026年明顯不同——大量論文與當前市場熱點高度相關，涵蓋HBM4、LPDDR6、GDDR7、NAND閃存、共封裝光學（CPO）、先進芯片間互聯，以及來自聯發科、AMD、英偉達、微軟等廠商的處理器架構。

三星HBM4：性能突破，但良率與成本仍是隱憂

三星是三大內存廠商中唯一在本屆ISSCC發表HBM4技術論文的企業。

其展示的HBM4採用12層堆疊、36 GB容量，配備2048個IO引腳，帶寬達3.3 TB/s，核心DRAM採用第六代10nm級（1c）工藝，邏輯基底芯片則採用SF4先進邏輯製程。

最關鍵的架構變化在於基底芯片的製程分離。HBM4將基底芯片從DRAM製程遷移至SF4邏輯製程，使工作電壓（VDDQ）從HBM3E的1.1V降至0.75V，降幅達32%，同時實現更高的晶體管密度與更優的面積效率。結合自適應體偏置（ABB）控制技術和4倍TSV數量提升，三星HBM4在低於1V核心電壓下可達11 Gb/s引腳速度，最高可至13 Gb/s，大幅超越JEDEC HBM4標準規定的6.4 Gb/s上限。

然而，這一技術路線存在明顯代價。SF4製程的成本高於SK海力士採用的台積電N12工藝及美光的內部CMOS基底方案。更關鍵的是，三星1c製程的前端良率去年僅約50%，儘管持續改善，但較低的良率對HBM4的毛利率構成壓力。SemiAnalysis指出，三星HBM歷史上的利潤率本就低於SK海力士，這一格局在HBM4世代仍面臨挑戰。

在可靠性與穩定性方面，三星目前仍落後於SK海力士，但技術層面的追趕態勢已較為明顯。

LPDDR6與GDDR7：三星與SK海力士各有側重

三星與SK海力士均在本屆ISSCC展示了LPDDR6芯片。兩家的產品均支持最高14.4 Gb/s的數據速率，較最快的LPDDR5X提升約35%。

在低電壓性能上，兩家存在差異。三星LPDDR6可在0.97V下達到12.8 Gb/s，而SK海力士在0.95V下僅能達到10.9 Gb/s，顯示三星在低引腳速度下的功耗效率更具優勢。三星還同步展示了基於SF2製程的LPDDR6 PHY，支持效率模式下讀取功耗降低近50%。

SK海力士的亮點則在於GDDR7。其基於1c製程的GDDR7最高可達48 Gb/s（1.2V），即便在1.05V/0.9V的低電壓下也能達到30.3 Gb/s，高於RTX 5080所搭載的30 Gb/s顯存。位密度達到0.412 Gb/mm²，顯著優於三星1b製程的0.309 Gb/mm²。

值得注意的是，SemiAnalysis指出，英偉達此前公布的搭載128GB GDDR7的Rubin CPX大上下文AI處理器，已從2026年路線圖中基本消失，英偉達轉而聚焦於Groq LPX方案的推出。

光互聯：英偉達DWDM路線與行業標準趨於收斂

光互聯是本屆ISSCC另一核心議題，直接關係到下一代AI加速器集群的組網方式。

英偉達在會上提出了基於DWDM（密集波分複用）的光互聯方案，採用每波長32 Gb/s、8個波長複用的架構，並以第9個波長進行時鐘轉發，以簡化SerDes設計、提升能效。這與OFC 2026前夕成立的OCI MSA（光計算互聯多源協議）所發布的規範高度吻合——OCI MSA聚焦於200 Gb/s雙向鏈路，採用4波長50G NRZ的DWDM方案用於規模擴展（scale-up）互聯。

這一進展釐清了此前市場的疑惑：英偉達的COUPE光引擎面向200G PAM4 DR光學的規模擴展（scale-out）交換，而DWDM則用於規模擴展（scale-up）互聯，兩條路線並行不悖。

Broadcom方面，其展示了6.4T MZM光引擎，由64路約100G PAM4通道組成，並在Tomahawk 5 51.2T CPO系統中完成測試驗證。Broadcom表示未來將切換至COUPE方案，但現有產品仍沿用其他封裝路線。

Marvell則展示了面向數據中心園區場景的800G Coherent-Lite收發器，功耗僅為3.72 pJ/b（不含硅光子），約為傳統相干收發器的一半，在40公里光纖上的延遲低於300納秒。

先進封裝與芯片間互聯：多路技術競逐

隨着多芯片設計成為主流，芯片間互聯成為性能瓶頸，多家企業在本屆ISSCC展示了各自方案。

台積電展示了主動局部硅互聯（aLSI）技術，通過在橋接芯片中引入邊沿觸發收發器（ETT）電路，改善信號完整性，將PHY深度從1043μm壓縮至850μm，總功耗僅0.36 pJ/b。SemiAnalysis指出，該測試載體的封裝設計與AMD MI450 GPU高度吻合，暗示aLSI可能是AMD下一代產品的封裝方案。

英特爾展示了兼容UCIe-S標準的芯片間接口，基於22nm製程，可在標準有機封裝上實現最高48 Gb/s/通道、傳輸距離30mm的互聯，被認為是未來Diamond Rapids至強CPU的原型方案。

微軟則披露了其芯片間互聯細節，基於台積電N3P製程，在24 Gb/s下系統功耗為0.33 pJ/b，SemiAnalysis認為這正是微軟Cobalt 200 CPU中連接兩顆計算小芯片的定製高帶寬互聯。

AI加速器：AMD、微軟、Rebellions架構細節首度公開

AMD在會上詳細介紹了MI355X GPU相對於MI300X的改進。核心計算芯片（XCD）從N5遷移至N3P製程，矩陣吞吐量翻倍而面積不變；IO芯片（IOD）從4顆合併為2顆，減少了芯片間互聯開銷，互聯功耗降低約20%。

微軟Maia 200是本屆會議披露的另一重要AI加速器。作為目前主流HBM加速器中最後堅守光罩級單片設計的產品，Maia 200基於台積電N3P製程，集成超過10 PFLOPS的FP4算力、6顆HBM3E及28路400 Gb/s全雙工芯片間鏈路，封裝方案與英偉達H100類似，採用CoWoS-S中介層。

韓國AI芯片初創公司Rebellions則首度公開了其Rebel100加速器的架構細節。該芯片採用三星SF4X製程及I-CubeS先進封裝，配備4顆計算芯片和4顆HBM3E，並集成硅電容以改善HBM3E供電質量。SemiAnalysis指出，三星可能通過捆綁I-CubeS封裝與前端製程，並以HBM供貨條件為籌碼，推動這一尚未獲得主流AI加速器採用的封裝技術打入市場。