比利時半導體研發機構imec上個月發布了一份研發路線圖，主要概述了2020年代至2040年代半導體制造技術的發展趨勢，並重點介紹了幾項關鍵技術。

首先，需要指出的是，水平小型化在2010年代後期達到了極限。SRAM單元面積每兩年縮小一半（加工尺寸每兩年縮小0.7倍）的趨勢一直持續到2010年左右。之後，這一趨勢放緩至每四年縮小一半，大致從2012年到2018年。

此外，儘管自2020年以來技術節點不斷進步，但SRAM的單元面積基本保持不變。對於標準的6晶體管單元，其最小面積仍然在0.025平方微米到0.023平方微米之間。

1998 年至 2025 年 SRAM 單元面積縮減趨勢

即使水平小型化已接近極限，對半導體集成電路更高密度和更高性能的追求仍必須繼續。人工智能/高性能計算領域對更高密度和性能的需求依然強勁。

因此，我們正通過利用「3D縮放」（不僅考慮水平方向，也考慮垂直方向）、在晶體管和佈線中引入「新材料」以及「2.5/3D互連」技術等基礎技術，推動半導體器件的密度提升和性能增強。另一方面，內存訪問瓶頸、穩定供電難度增加、功耗急劇上升以及散熱技術亟待加強等挑戰，阻礙了人工智能/高性能計算系統性能的提升，因此，通過不同技術的協同優化變得日益必要。

提升系統性能及新型元素技術協同優化的挑戰。左圖展示了新型元素技術，上圖展示了提升系統性能的挑戰

值得一提的是，在本次路線圖中，首次披露了2A（0.2nm）以及sub-2A以下的芯片路線圖。

未來20年，基於邏輯的技術節點將不斷改進

imec認為，半導體邏輯器件的技術節點不僅會在2020年代持續發展，還會延續到2040年代。imec在其報告中展示的半導體邏輯器件技術節點跨越了28年，從2018年開始量產的「N7（7納米）節點」到2046年的「亞A2（小於2埃）節點」。從今年（2026年）算起，技術節點的改進還將持續20年。埃（Å）是長度單位，是納米長度的十分之一。

縱觀場效應晶體管（FET）技術，2018年的N7節點、2020年的N5（5nm）節點以及2023年的N3（3nm）節點均繼續採用FinFET技術。從2025年的N2節點開始，納米片FET（也稱為GAA（全柵場效應晶體管））被選中。imec預測，納米片FET將得到進一步改進，並應用於2028年的A14（1.4nm或14埃）節點和2031年的A10（1.0nm或10埃）節點。

隨後，在2034年，隨着工藝節點發展到A7（0.7納米或7埃），場效應晶體管（FET）技術將被互補型場效應晶體管（CFET）取代。CFET是一種將p溝道納米片FET和n溝道納米片FET垂直堆疊而成的晶體管，理論上，CMOS邏輯電路的晶體管密度預計將提高到納米片FET的1.6至1.8倍。改進後的CFET將在2037年的A5（0.5納米或5埃）工藝節點和2040年的A3（0.3納米或3埃）工藝節點繼續使用。

據預測，從2043年的「A2（0.2納米或2埃）節點」開始，將使用「二維場效應晶體管（2D FET）」，其中CFET的納米片狀溝道材料將被「二維材料」取代。2D FET也將在2046年的「A2以下節點」中得到應用。

2018年至2046年半導體邏輯技術路線圖。該路線圖涵蓋了場效應晶體管（FET）技術和晶圓背面元件技術

2025-2037年佈線技術路線圖

在半導體晶圓上製造大規模邏輯電路的過程大致分為前端工藝（FEOL）和後端工藝（BEOL）。前端工藝負責製造晶體管，而後端工藝則負責製造多層佈線。通常，連接晶體管的佈線（多層佈線）是在晶體管制造完成後才形成的，因此工藝順序是先進行前端工藝，再進行後端工藝。

前文提到的路線圖主要列出了前端工藝（FEOL）開發的晶體管技術及其各自的工藝節點。imec 在其報告中也展示了後端工藝（BEOL）路線圖。BEOL 路線圖的時間範圍比 FEOL 路線圖要窄得多，從 2025 年的 2nm 節點（N2 節點）延伸到 2037 年的 A5/A3 節點。

2025 年 N2 節點的佈線技術最小間距為 24nm 至 26nm，採用銅 (Cu) 作為佈線金屬，並採用雙鑲嵌和單鑲嵌工藝。下一代節點，即 2028 年的 A14 節點，其最小間距將縮小至 20nm 至 22nm。這主要通過對 N2 節點的改進來實現。

到 2031 年的 A10 節點，最小布線間距將進一步縮小，達到 18nm 至 20nm。釕 (Ru) 是佈線金屬的熱門候選材料，而空氣間隙則是相鄰佈線間絕緣的熱門選擇。採用釕佈線時，佈線成型技術將轉變為減材製造法。過孔（連接各層的孔）的加工將採用自對準技術。

2034 年的 A7 節點旨在將最小間距縮小至 16nm-18nm。這將通過改進釕金屬、空氣間隙和自對準通孔技術來實現。2037 年的 A5 節點旨在進一步將最小布線間距縮小至 12nm-16nm。實現這一目標的技術仍在研發中。

2025-2032年電源技術路線圖

imec 還概述了其對高性能計算 (HPC) 先進封裝電路板電源技術的未來展望。目前的電源技術是在印刷電路板表面安裝多個集成電壓調節器 (IVR) 模塊，將電源電壓從 48V 直流降至 12V 直流，再進一步降至 0.8V 直流。

目前高性能計算（HPC）的電源技術，多個集成恒壓電路模塊安裝在電路板表面

2026年至2027年間，將出現一種新型電源技術，該技術可將多個集成電壓調節器（IVR：Integrated voltage regulator）系統集成到電路板內部。這將縮小電路板面積，並縮短IVR與半導體芯片（3D IC和HBM）之間的距離。電源電路電阻和電容的降低有望提高電源效率並抑制噪聲。

下一代高性能計算電源技術預計將於2026-2027年問世，IVR系統已集成在電路板中

未來，集成電壓調節器（IVR）將被嵌入封裝基板、中間基板（中介層）以及半導體芯片的背面（3D IC）。預計採用此類下一代電源技術的高性能計算（HPC）模塊將在2028年至2032年間實現。此外，為了提高效率並降低噪聲，可能會採用基於硅（Si）上氮化鎵（GaN）技術的功率器件單片集成技術，以及採用金屬、高介電常數絕緣膜（絕緣體）和金屬的2.5D高容量MIM電容器技術。

下一代高性能計算電源架構預計將於 2028 年至 2032 年間出現（上圖）以及新的基礎技術

背面供電網絡（BS-PDN）散熱量減少

2028年至2032年間，一種備受關注的電源技術是用於硅芯片的「背面供電網絡（BS-PDN）」技術。傳統上，信號線和電源線（包括接地線）都佈置在晶圓的正面。為了與BS-PDN區分開來，這種佈置方式被稱為「正面供電網絡（FS-PDN）」。

在傳統的FS-PDN技術中，信號線和電源線混雜在表面。電源線的最大電流遠高於信號線。信號線可以通過水平方向的微型化來變細。然而，由於電流密度增加會導致電遷移，從而影響電源線的壽命，因此電源線不能做得過細。這限制了信號線的佈局。

傳統供電網絡（FS-PDN，左）和下一代供電網絡（BS-PDN，右）的佈線結構

因此，BD-PDN將電源網絡移至背面。正面現在只包含信號佈線層，這簡化了佈局並提高了信號佈線密度。

BS-PDN 的缺點在於其散熱性能顯著下降。在 FS-PDN 中，背面的電路板起到了散熱通道的作用。而在 BS-PDN 中，除了電源線之外，背面的厚度可以忽略不計。移除電源線後，散熱通道被消除，導致散熱能力下降。

對比CPU核心陣列的最高工作溫度，FS-PDN保持在90.7°C，而BS-PDN則升至104.3°C。溫度升高了近14°C。

CPU核心陣列最高工作溫度對比。左圖為傳統供電網絡（FS-PDN），右圖為後置供電網絡（BS-PDN）

提高背面供電網絡（BS-PDN）的散熱性能

因此，我們嘗試提升散熱性能。我們將連接前後表面的介電材料更換為高導熱材料，並將導熱界面材料（TIM）也更換為高導熱材料。此外，我們還減小了TIM的厚度。通過這些措施，最高溫度降至97.1°C。

背部供電網絡 (BS-PDN) 的結構。在採取散熱措施之前（最高溫度 104.3°C）

具體而言，通過將結處的介電材料從傳統的二氧化硅更換為氮化鋁，導熱係數提高了40倍。通過這種材料更換，導熱界面材料的導熱係數提高了1.33倍。導熱界面材料的厚度減少到原厚度的60%。

背部供電網絡（BS-PDN）結構，實施散熱措施後的狀態（最高溫度 97.1°C）

此外，背部供電網絡的金屬化程度從傳統的50%提高到70%，並增加了一層厚度為3μm的銅接地層。因此，最高溫度降低至90.2°C。通過這些措施，最終溫度低於FS-PDN的最高溫度90.7°C。

這一結果歸功於對背部供電網絡本身的改進（最高溫度 90.2°C）

背部供電網絡散熱措施效果總結：措施實施前溫度為 104.3°C，實施後溫度降至 90.2°C，降幅約為 14°C

當然，這些散熱措施會導致成本增加。在批量生產中找到平衡點至關重要。