台積電更新SoIC 3D芯片封裝堆疊技術路線圖：2029年互連間距縮至4.5μm

IT之家 4 月 30 日消息，在北美技術研討會上，台積電更新公布 SoIC 3D 堆疊技術路線圖，明確了未來幾年的技術演進方向。台積電計劃縮小現有的 6μm 互連間距，目標到 2029 年縮小至 4.5μm。

IT之家注：SoIC 全稱 System on Integrated Chips，是台積電開發的 3D IC 封裝技術，通過垂直堆疊多個芯片實現高性能、高密度的集成。

相比傳統封裝，SoIC 利用混合鍵合技術實現芯片間的直接互連，大幅縮短信號路徑，降低功耗與延遲，適用於高性能計算與 AI 芯片。

在技術路徑上，SoIC 主要分為 Face-to-Back（F2B，背對背）和 Face-to-Face（F2F，面對面）兩種堆疊方式。F2B 堆疊受限於物理結構，信號必須穿過底部的硅通孔（TSV）和多層金屬，不僅增加延遲和功耗，還限制了互連密度。

數據顯示，F2B 設計的信號密度僅為 1500 個 / mm²。相比之下，F2F 堆疊通過混合銅鍵合技術直接連接兩塊芯片的金屬層，無需使用 TSV，信號密度大幅提升至 14000 個 / mm²，讓芯片間的通信性能接近片內互連水平。

從純粹的互連間距來看，台積電在 2023 年實現了相當精細的 9µm 間距，足以支持 AMD Instinct MI300 系列等產品，但第一代 SoIC 僅支持 F2B 設計。台積電在 2025 年把互連間距縮短到 6μm，並預估到 2029 年間距將縮小至 4.5µm。

以上圖源：台積電

富士通的 Monaka 處理器是該技術的首個重量級應用。這款面向數據中心的 CPU 擁有 144 個 Armv9 核心，其計算模塊採用台積電 N2 工藝製造，並通過 F2F 方式堆疊在 N5 工藝的 SRAM 芯片之上。