在AI算力需求驅動下，先進封裝的芯片系統面積正持續擴大。傳統的CoWoS技術（圓形硅中介層）因受限於光罩尺寸與材料特性，已成為制約大尺寸AI芯片的瓶頸。

華泰證券在兩份研報中，清晰地揭示了一個正在發生的產業變革：台積電正在用CoPoS技術（方形玻璃基板）取代傳統的CoWoS技術，以突破先進封裝的橫向發展極限。

這一轉型的核心原因在於：當芯片面積擴大至9.5倍以上光罩時，傳統CoWoS面臨翹曲、成本高及面積受限等物理瓶頸，而CoPoS具備尺寸更大、信號損耗更低、熱膨脹係數可匹配硅等優勢。據Trendforce信息，台積電已於2026年Q1啓動CoPoS試產線建設，計劃6月完成；蘋果也已開始測試三星的玻璃基板用於AI封裝。產業鏈向CoPoS遷移已實質性啓動。

這對投資者意味着，玻璃基板、TGV（玻璃通孔）及RDL（重佈線層）設備驅動的增量市場正在加速形成。雖然台積電大規模量產可能要到2028年，但在IC載板、CPO等領域的非中介層應用，落地速度或將超出市場預期。當前試驗線已進入建設期，相關設備與材料供應商有望率先受益。

核心驅動力：當芯片大到「圓」裝不下

台積電在其2026年北美技術論壇上公布的路線圖，是解讀這一切的關鍵。2024年，其先進封裝面積為3.3個光罩（Reticle）；2026年提升至5.5個；2027年達9.5個。但最新的目標是：2028年達到14個光罩，2029年衝擊40個以上。 14個光罩的封裝面積已達約12000平方毫米，相當於兩張撲克牌大小。

這種「大芯片」需求直接源自英偉達、谷歌TPU、蘋果M-Ultra等AI巨頭。然而，台積電目前主流的CoWoS-L方案（採用局部硅橋+有機RDL）在面對如此巨大的面積時，已面臨嚴重的翹曲、工藝複雜度和物理上限問題。

解決方案就是「化圓為方」。 CoPoS（Chip on Panel on Substrate）用方形玻璃面板替代圓形硅中介層。玻璃的優勢在於：1）面積可做得更大，不受圓形晶圓束縛；2）信號損耗極低，適配高頻；3）熱膨脹係數可調至與芯片匹配，減緩翹曲；4）TGV通孔深寬比可達50:1，遠超硅通孔（TSV）的10:1，互聯密度更高。

增量機遇：TGV與RDL設備成「賣鏟人」

CoPoS並非憑空出現，它本質上是CoWoS的「面板化」演進。這意味着整個工藝鏈條需要重塑，而最大的增量機遇集中在TGV和RDL兩大環節。

TGV工藝是為玻璃基板「打通神經」。其流程包括：激光誘導改性、刻蝕、清洗、雙面電鍍、退火、CMP（化學機械拋光）等。其中，超快激光打孔設備是關鍵。此外，面板級水平電鍍設備、CMP設備的需求將被顯著拉動。

RDL工藝則是「鋪設血管」。隨着芯片互聯密度提升，RDL金屬層數翻倍，銅凸點間距縮小至5微米。這直接拉動了直寫光刻設備、刻蝕、薄膜沉積及檢測設備的需求。尤其是AOI（自動光學檢測）設備，因玻璃基板工藝的全新良率挑戰，其重要性空前提升。

預期差與時間表：比想象的更快、更廣

市場當前的主流觀點存在兩點顯著「預期差」：

1. 應用範圍比想象中更廣。 市場主要關注CoPoS作為「中介層」替代CoWoS。但研報指出，玻璃基板的低損耗、高密度優勢，使其在IC載板替代、射頻FOPLP封裝以及CPO（共封裝光學） 領域具備同樣廣闊的空間。尤其是在1.6T及以上速率的光模塊中，玻璃基板憑藉其優異的高頻性能和光波導集成能力，被認為是CPO的核心載體。

2. 落地節奏可能比預期更快。 儘管台積電將CoWoS的中介層上限提升至14倍光罩，可能推遲CoPoS大規模量產的緊迫性（Trendforce預計2028年量產），但在IC載板和CPO等新興應用上的進展，將加速玻璃基板的商業化落地。例如，Intel已在2026年初推出了採用800微米玻璃基板的EMIB封裝樣品。

CoPoS技術將重塑先進封裝價值鏈。傳統封測廠需向上遊玻璃基板及材料領域延伸，以掌握TGV、RDL等核心工藝能力；而面板製造商則可能憑藉玻璃基板加工優勢向下遊封裝環節滲透，產業鏈分工面臨重構。

從投資邏輯看，三大環節有望受益：一是玻璃基板與上游材料，具備TGV全製程能力及玻璃載板量產經驗的企業將率先受益；二是核心設備，包括超快激光打孔、面板級電鍍、CMP平坦化、直寫光刻及檢測設備等需求將顯著提升；三是封裝測試，擁有玻璃覆晶工藝積累的封測廠有望向TGV先進封裝拓展。隨着台積電試產線推進及下游客戶驗證落地，上述環節的增量空間正逐步打開。