1965年，戈登·摩爾在《電子學》雜誌上畫下一條預測曲線時，集成電路上的晶體管數量每兩年翻一番。這條後來被稱為「定律」的經驗觀察，定義了人類計算進步的節拍器。

六十年來，整個半導體行業圍繞一個核心邏輯運轉：把晶體管越做越小。從90納米到3納米，芯片的進化史就是一部幾何縮微史。誰能在更小的面積裏塞進更多晶體管，誰就掌握了產業的話語權。

但所有的節拍器都有停擺的一天。

當晶體管尺寸逼近原子量級，當量子隧穿效應讓電子在納米尺度上不受控制地泄漏，當一座3納米晶圓廠的投資門檻飆升至200億美元，摩爾定律的鐘擺已經搖不動了。單顆尖端芯片的設計成本突破10億美元，最先進製程節點的每晶體管成本不再下降，甚至在回升。

2026年5月25日，上海。在IEEE國際電路與系統研討會（ISCAS）上，華為半導體業務部總裁何庭波發表題為《半導體新路徑探索與實踐》的主旨演講，正式提出「韜（τ）定律」，主張以「時間縮微」替代「幾何縮微」作為半導體演進的新指導原則。

同一天，一篇署名何庭波的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》在中國科學院科技論文預發布平台（ChinaXiv）上發布。過去六年，華為基於這一方向已成功設計並量產了381款芯片。今年秋季，將有一款完整採用邏輯摺疊技術的麒麟手機芯片率先面世，晶體管密度提升53.5%，能效改善41%。

這不是又一篇論文，也不是又一場發布會。它是一個被逼到牆角的產業，在絕境中找到的一條新路。而這條路之所以能夠被找到，靠的不是想象力，是六年沉默的實驗數據——381款量產芯片，是在黑暗中一塊一塊投出的問路石。

01

從「做小」到「跑快」

何庭波在演講中拆解了一個被行業遮蔽了六十年的底層事實：摩爾定律從未真正關乎尺寸。

晶體管縮小是為了開關更快。互聯線路變密是為了信號走得更短。每一代技術迭代的本質交付物，都是時間的壓縮。空間縮放，只是壓縮時間的工具。

這個洞察一旦成立，後摩爾時代的方向就自然浮現。既然尺寸縮放越來越難、越來越貴、越來越少人走得起，那就不必繼續在幾何維度上和物理極限硬碰硬。真正需要壓縮的不是面積，是信號從出發到抵達所需的時間：晶體管開關的時間、電路傳輸的時間、芯片計算與訪存的時間、系統端到端通信的時間。

這就是韜定律的核心主張：用「時間縮微」替代「幾何縮微」，以單一特徵時間常數τ作為統一的優化目標，覆蓋從皮秒級晶體管開關到秒級數據中心工作負載的十二個數量級。

何庭波論文中給出的τ結構體精確到了四層：器件層壓縮晶體管固有開關延遲；電路層縮短信號路徑的RC傳播延遲；芯片層優化計算與內存訪問延遲；系統層壓縮端到端消息傳遞與同步時間。

這四層並不是各自獨立作戰。韜定律的關鍵含義在於：每一層的τ優化必須傳導到系統層才能產生真正的價值。工藝技術專家、電路設計師、架構師、系統工程師，所有角色第一次用同一套語言——時間常數τ——來對話。而這種共同語言，恰恰是此前半導體產業六十年來從未真正建立過的東西。

更深一層的含義隱藏在論文的方法論章節裏。何庭波寫道，τ縮放是自Dennard以來首個在整個計算堆棧中建立共享優化目標的縮放原則。

1974年，羅伯特·登納德提出電壓與尺寸等比例縮放可維持恒定電場強度的理論，與摩爾定律形成互補，共同支撐了近五十年的產業黃金時代。2005年前後，登納德縮放率先失效——電壓不再隨特徵尺寸等比例下降，暗硅時代由此開啓。此後二十年，行業再沒有出現過能在整個堆棧層面統一優化方向的理論框架。韜定律試圖填補的，正是這個自登納德以來始終空白的缺口。

當黃仁勳在多場演講中宣告「摩爾定律已死」，當最先進製程節點的成本不再下降，當曾經有十餘家公司能生產最先進邏輯芯片的全球格局收縮為僅存的三家——台積電、三星和英特爾——時，韜定律給出的不是一個答案，而是一個命題：如果空間這條路越來越窄，時間是不是能成為新的方向？

02

邏輯摺疊：在固定節點上繼續生長

韜定律的首次量產規模驗證，是在移動設備領域展開的。何庭波在演講中提出了一個尖銳的自問：「在節點固定的情況下，如何在單個芯片上持續實現一代又一代的性能提升？」

這句話的潛台詞不需要翻譯。2020年之後，華為獲取最先進光刻設備的渠道受限，指望下一個製程節點來解決性能瓶頸已經不再可行。當製程工藝無法向前推進，芯片的進化通道必須被重新打開——不是在平面上繼續雕刻更細的線條，而是在垂直方向上為電路尋找新的空間。

這就是邏輯摺疊。

它的原理並不複雜：將數字電路、模擬電路和存儲電路劃分到垂直堆疊的有源層中，通過超細間距混合鍵合連接上下層，讓關鍵路徑上的門電路分佈在兩層乃至更多層上。電路設計者眼中的兩個物理層，在邏輯上是一個連續的整體。信號線不再是水平面上蜿蜒的長蛇，而是垂直方向上直上直下的捷徑。線短了，寄生RC值就降了，時鐘偏移就小了，芯片就能在相同的器件節點上跑出更高的頻率。

麒麟2026的量產數據是具體的。晶體管密度從155 MTr/mm²分階段提升至238 MTr/mm²，提升幅度達到53.5%。這樣的代際躍遷在過去至少需要三年幾何縮微迭代才能實現。SoC性能核心能效提升了41%，峯值頻率提升了近13%，CPU核心頻率回升至3.1GHz。片上高速互聯數據通路佔用面積減少55%，時鐘緩衝器數量減少超過50%，時鐘偏移減少25%，佈線長度縮短約30%。SRAM的操作頻率更因關鍵路徑縮短而提升了超過40%。

這些收益，論文中特別註明：「在固定的器件節點上實現，並不是通過新的光刻工藝步驟獲得的，而是在三維空間中對邏輯分佈進行拓撲重組獲得的。」

論文還提到，麒麟2026採用的邏輯摺疊刻意保持保守：混合鍵合間距僅達到1.5微米，摺疊只針對關鍵路徑選擇性應用，而非覆蓋整個設計。保守的初代方案已經給出了53.5%的密度躍遷和41%的能效改善。而論文中已規劃了從局部摺疊到全規模多層摺疊的演進路線，晶體管密度預計在2035年將達到400 MTr/mm²甚至更高，CPU核心頻率將達到4GHz及以上。更值得注意的是，論文預計到2031年，基於韜定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

03

AI數據中心：從微秒到納秒的戰爭

一個自然而然的問題是，在毫瓦級智能手機上發展起來的方法論，能否推廣到吉瓦級的AI訓練和推理領域。何庭波論文給出的答案是肯定的。

現代AI系統的真正瓶頸，早已不是計算本身。大型AI集群中，大量能耗和系統成本消耗在數據傳輸、存儲和互連上。這意味着，減少數據搬運時間——芯片間、機架間甚至封裝內部——至少與減少計算本身的耗時同等重要。

韜定律在AI系統規模上通過三個協同層來落地：

統一總線（Unified Bus）用一個原生的內存語義協議替代了多堆疊協議棧，端到端遠程訪問延遲從TCP/IP協議棧典型的幾十微秒降至約100納秒，系統τ沿着主要通信軸線降低了約500倍。

Hi-ONE近封裝光學引擎每模塊提供8 Tb/s帶寬，將所需SerDes傳輸距離從約100釐米縮短至約5釐米，同時將傳輸距離從不足1米擴展至100米，使分佈式千兆級數據中心的高密度互連成為現實。

3D摺疊技術將內存帶寬、光I/O和供電從芯片邊緣遷移到垂直表面，解決了2.5D封裝中計算能力按面積（N²）增長而邊緣資源只能按周長（N）增長的拓撲困境。

論文預測，到2035年AI硬件集成度將增長100倍以上，τ性能的提升將分佈在堆疊的每一層，而非集中在器件層面。

04

規則的改寫與被改寫

何庭波論文中有一段話寫得極為剋制，但後勁很大。

「對於華為半導體而言，這一轉變伴隨着一個額外的約束：獲取最先進光刻設備的渠道受限。假定另一個製程節點能解決問題已不再可行。六年前，幾何路線圖遭遇了瓶頸，迫使我們直面一個更根本的問題——回顧來看，這是整個行業終將不得不面對的問題。」

這段話背後是一段中國半導體行業不願多提的歷史。2020年之後，當外部封鎖讓先進製程之路中斷，行業的主流敘事只有一個字：追。什麼時候追上EUV？什麼時候追上台積電？什麼時候追上3納米？但韜定律的出場，讓追趕敘事第一次出現了裂縫。

何庭波的論文提供了一個更本質的視角：如果那條路越來越貴、越來越難、越來越不經濟，為什麼一定要只走那一條路？產業的核心問題已經變了，不再是「晶體管還能縮小多少」，而是「應該縮小什麼，以及針對什麼目標？」

但韜定律也不是一條沒有門檻的路。

論文中坦率地列出了多個尚未解決的挑戰：EDA工具鏈尚未原生支持全尺寸3D摺疊設計，晶圓間工藝偏差對時鐘分佈和保持時間裕量的影響遠超二維設計，每個混合鍵合和TSV都會產生寄生電阻和電容開銷，能耗方面的約束框架尚未建立。何庭波在論文中明確寫道，這需要「來自不同企業的共同貢獻」，不是一個組織能夠獨自完成的任務。

值得注意的是，邏輯摺疊的底層技術並非華為獨有。3D堆疊和混合鍵合是全球半導體行業正在共同推進的方向，台積電、英特爾、三星都在這一領域佈局多年。台積電的CoWoS已壟斷AI GPU封裝市場；其SoIC、COUPE光互連技術構成的三層整合方案正在推進中。華為的差異化在於：它把這條技術路線從零散的工程實踐提升為一個系統性的方法論——用τ這個單一指標串聯起從晶體管到數據中心的整個堆棧。全球產業的技術方向是一致的，但華為率先為它命名並給出了理論框架。

這或許纔是韜定律的真正分量所在。它不是一項具體的專利，不是一枚芯片的跑分，而是一個座標系的重設。它對追趕敘事的告別不是情緒化的，而是邏輯性的：當一個產業把優化目標從晶體管尺寸切換到時間常數，競爭的門檻就不再是「誰有更先進的光刻機」，而是「誰能把系統每一層的τ壓得更低」。後者當然離不開先進工藝，但它不再只依賴先進工藝。

那台運轉了六十年的機器，已經把它新的運轉方式，悄悄地刻在了它自己的結構裏。