為提升芯片的性能，領域內長期採用的方法是不斷縮小晶體管（處理信息的微型開關）尺寸，並在芯片上疊加多層器件。
但是，隨着摩爾定律增速放緩，器件越來越接近物理的極限，芯片製造商面臨的最大挑戰之一是，進一步小型化的挑戰越來越大。
近期，美國伊利諾伊大學厄巴納-香檳分校（UIUC）團隊開發了一種新型單片 3D 硅芯片集成技術，通過類似輥式轉印工藝，在 200°C（攝氏度）以下的熱預算條件下，使用厚度在 10nm（納米）以下的超薄硅納米膜，將高性能的硅基晶體管一層層疊上去。
研究人員實現了三層堆疊、每層 625 個晶體管，良率範圍在 98% 至 100% 之間，不僅性能接近早期商用硅 MOSFET，同時展現出優於部分替代材料方案的綜合製造優勢。
該技術為解決傳統二維芯片微縮的物理極限提供了一種新方案，通過垂直堆疊大幅度提升了計算密度，並能夠降低功耗，有望應用於 AI、高性能計算以及 DRAM 等主流存儲器。
此外，研究人員指出，如果將硅與其他材料集成在單片 3D 芯片中，還有可能開闢全新的應用領域，例如垂直堆疊不同類型的單晶半導體可能製造出超靈敏的 X 射線探測器面板或緊湊型多光譜成像系統。
相關論文發表在 Nature，論文題目為「Monolithic three-dimensional integration of silicon transistors」[1]。
圖丨相關論文（來源：Nature）「多年來，人們始終認為製造單片 3D 芯片需要新型稀有材料，例如碳納米管、金屬氧化物半導體或二維半導體（例如二維硫族化合物）等，」伊利諾伊大學厄巴納-香檳分校曹慶（Qing Cao）副教授對媒體表示，「硅材料能夠勝任這項工作，意味着這項技術可以直接融入現有的製造工藝，有望極大地加快其在產業應用的進程。」
他的主要研究方向是開發用於非常規電子系統、高性能納米電子器件和生物電子學的功能納米材料，憑藉一系列先進工作，曾入選《麻省理工科技評論》「35 歲以下科技創新 35 人」全球排行榜。
圖丨曹慶教授（來源：UIUC）在傳統微芯片中，通常使用金屬氧化物半導體場效應晶體管（MOSFET），它由 n 型半導體和 p 型半導體構成。新型 3D 芯片的創新性在於從源頭進行了材料設計，研究人員並沒有採用現成的工藝，而是可在堆疊工藝開始前製備無結晶體管。
與 MOSFET 相比，無結晶體管的源極、溝道和漏極均為完全的 p 型或 n 型，無需像 MOSFET 那樣需要形成 p-n 結才能工作。
製造高性能硅器件通常需要接近 1,000℃ 的高溫條件，為避免損壞現有結構，在第一層電路和金屬佈線完成後，後續各層溫度需要保持在 400℃ 以下。而無結晶體管對高溫條件的限制相對更低，在該研究中，其所需溫度不超過 200℃。
圖丨單晶硅納米膜的晶圓級整體三維堆疊結構（來源：Nature）從工藝流程來看，無結器件相對更簡單，有利於降低成本和提高良率。研究人員在 75 毫米硅晶圓上製造了三層無結晶體管，每層包含 625 個晶體管，每層晶體管分佈在 40×40 mm² 區。這些器件的良率在 98% 到 100% 之間，同時性能與在更高溫度下製造的標準硅晶體管相當。
這種新型 3D 芯片採用晶圓級輥移印刷工藝，將均勻摻雜單晶硅薄膜逐層鋪設而成，薄膜厚度僅 10nm 以內，比人的頭髮絲還細上萬倍。這些薄膜具有超薄的特性且有一定柔韌性，因此可貼合下層形貌，從而在一定程度上避免了剛性晶圓間鍵閤中常見的空隙和翹曲問題。
為實現硅納米膜的穩定轉移與堆疊，並避免裂紋、褶皺等缺陷產生，研究人員針對工藝流程進行了多項工程方面的調整和優化。例如，在某些蝕刻步驟中添加表面活性劑以降低表面張力；添加聚合物支撐層以增強機械穩定性和保護表面；採用輥壓層壓工藝在轉移過程中，施加均勻壓力等。
新型單片 3D 硅芯片性能優異。實測結果顯示，p 型晶體管的飽和電流密度在 650 微安每微米以上，n 型也達到 550 微安每微米，開關比達到 10 的 6 次方，亞閾值擺幅在 80 到 120 毫伏每十倍頻之間。
圖丨單片式 3D 集成邏輯電路（來源：Nature）在電路驗證方面，研究團隊將 p 型和 n 型晶體管分別放在不同層，然後通過垂直金屬連接將各層連接起來，並構建了由分佈在 3D 芯片三層上的晶體管組成的各種邏輯門和電路，包括反相器、與非門、或非門以及六晶體管 SRAM 單元。與平面佈局相比，三維反相器和非門的集成密度提升了約 1 倍，存儲器單元的集成密度提升了 3 倍左右。
該技術讓我們看到了一種新的可能性：垂直堆疊無需犧牲晶體管的性能。並且，輥式轉印設備和工藝與現有產線完全兼容，為基於單晶硅的摩爾定律延續提供了一條可擴展的路徑。
現階段，該技術仍處於實驗室和小批量原型製備階段，未來隨着這項技術向大規模生產擴展，有望製造出密度更高、能效更高、互連線更短的芯片。目前，研究團隊正在與 IBM、英特爾和台積電等公司洽談合作事宜，他們希望早日將這項技術落地應用。
參考資料：
1.Lam, B., Yu, Y.M., Nam, H. et al. Monolithic three-dimensional integration of silicon transistors. Nature (2026). https://doi.org/10.1038/s41586-026-10496-6
2.https://spectrum.ieee.org/3d-chips
3.課題組主頁：https://qingcaolab.matse.illinois.edu/group/
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注：封面/首圖由 AI 輔助生成