半導體行業正進入邏輯技術的轉折點，各大晶圓代工廠預計將展示其採用環柵（GAA）場效應晶體管（FET）的2納米工藝技術。三大廠商——英特爾、三星晶圓代工和台積電——都計劃在2026年將2納米工藝推向市場，分別命名為英特爾18A、三星SF2和台積電N2。這些技術的推出將重新定義高性能計算（HPC）、人工智能（AI）加速和先進移動平台領域的競爭格局。
首批採用 2nm 工藝的芯片將是 PC 和移動 SoC，而非（許多人可能認為的）AI 加速器或 HPC 設備。AI 服務器市場的大部分仍然依賴於先進的 3nm 甚至 4nm 工藝。AMD 的 Venice EPYC 處理器有望成為首款採用台積電 N2 工藝的 HPC 芯片，預計於 2026 年上市。
3.5個巨頭的混戰
奔向2nm，目前主要是英特爾、三星和台積電三巨頭的戰場。另外，還有個日本Rapidus正在虎視眈眈，我們算他0.5個巨頭。
首先看英特爾，今年2月，英特爾率先將自主研發的PC SoC芯片Panther Lake推向市場。早期部署18A芯片並非表明英特爾在晶圓代工領域擁有廣泛的領先地位，而是展現了英特爾將先進的晶體管和電源傳輸創新技術按時集成到出貨產品中的能力。
這一成就既具有戰略意義，也體現了英特爾自身的內部實力。英特爾能夠推進其芯片設計，這反映了其工藝執行能力的提升。此前，英特爾與無晶圓廠公司的合作僅限於微軟——其重要的旗艦客戶——但僅限於小批量產品。自Panther Lake成功發布以來，英特爾獲得了其他客戶的支持，其中包括蘋果公司，這無疑是一個重要的證明。
英特爾在其 2nm 工藝中進行了兩項技術飛躍，可謂冒險之舉：GAA 晶體管和通過 PowerVia 早期採用背面供電 (BSP)。雖然 BSP 在電源完整性和擴展效率方面具有長期優勢，但也代表着與傳統設計方法在結構上的差異。採用 BSP 需要對設計進行大幅重新架構，這限制了習慣於正面供電的客戶立即移植到新系統的能力。
相比之下，競爭對手的代工廠預計將推遲 BSP 的實施，預計要到本十年晚些時候，而更廣泛的行業採用預計將在 2027 年左右。這種時間上的錯位使得英特爾早期部署 BSP 既是優勢也是劣勢：它有利於早期學習和內部優化，但也提高了尋求近期設計遷移的外部客戶的門檻。
其次看三星，他們正在憑藉良率恢復獲得信譽。
三星現已將其採用 SF2 工藝的 Exynos 2600 智能手機 SoC 推向市場。SF2 對三星而言並非一次技術飛躍，因為三星早在 3nm 工藝中就已採用 GAA 架構。然而，據報道，其早期的 GAA 工藝良率較低。雖然與競爭對手相比，SF2 架構與上一代相比變化不大，但三星似乎已採取措施解決良率問題。這一點體現在其大部分 Galaxy 智能手機中重新採用 Exynos 芯片；上一代 Galaxy 手機主要依賴高通 SoC，這表明三星一直在努力提高良率，以支持自身產品，更不用說外部客戶了。三星 SF2 工藝的意義更多體現在商業層面而非技術層面。
再看台積電，他們正在以來規模化執行鞏固期領導地位。
所有人都在翹首以盼市場領導者台積電的N2製程技術。這項技術很可能在年底前應用於蘋果iPhone。這將是台積電首次應用GAA技術。與三星一樣，台積電也不會在這一代產品中採用BSP技術。台積電的聲譽建立在其持續按時交付大批量產品的能力之上。
雖然我們預計這一優勢將得以延續，但值得注意的是，其最重要的客戶蘋果公司也已與英特爾展開合作。我們認為這與蘋果公司對台積電持續供貨能力的任何擔憂無關，並且我們預計蘋果公司將繼續高度依賴台積電的產能。更確切地說，這是「產能緊縮」和尖端製造工藝交貨周期過長，以及地緣政治因素共同作用的結果，因為現任美國政府正在推動製造業迴歸美國本土。
再看Rapidus這個新興競爭對手。
2027年，另一家新的晶圓代工廠Rapidus將攜其2HP工藝技術進軍人工智能（AI）和高性能計算（HPC）市場。其HPC業務的發展計劃可能與其他主要廠商非常相似。然而，Rapidus在製造工藝方面的經驗積累可能不及其他公司。Rapidus能否實現具有競爭力的良率和大規模的生態系統支持仍是未知數，但它的出現反映了地緣政治和供應鏈方面日益增長的壓力，促使先進半導體制造實現多元化。
2nm的成功，取決於什麼？
這些方法之間的差異正變得越來越清晰。英特爾優先考慮通過BSP集成實現架構創新；三星專注於在早期GAA良率挑戰後恢復製造信心；台積電則繼續強調執行穩定性和生態系統規模。與此同時，像Rapidus這樣的新玩家正在湧現。其結果是，競爭格局不僅取決於晶體管密度，還取決於可製造性、客戶遷移路徑和供應鏈彈性。
更重要的是，設計、開發和製造 2nm 及以下的芯片需要一系列全新的商業和技術權衡，從架構構思到製造良率，每一步都會產生更大的影響。
在如此小的尺寸下，縮小器件特徵的主要目標是實現每瓦性能的數倍提升，但這並非像在硅片上集成更多晶體管那麼簡單。在這樣的尺寸下，幾個原子的偏差，或者信號路徑中納米級的空隙或毛刺，都可能影響性能。導線和金屬層變得如此纖薄，任何異常都可能導致意料之外的熱梯度和熱遷移，從而降低可靠性並縮短器件壽命。此外，諸如光刻膠之類的材料需要極高的純度，其雜質含量必須以千萬億分之一來衡量。
複雜性在各個層面呈爆炸式增長，並可能在意想不到的地方產生連鎖反應。多芯片組件可能包含數百億甚至數千億個晶體管、多種不同類型的存儲器，以及多層/多芯片佈線和供電方案。要管理所有這些組件，無論是在局部還是全局層面，都需要跨越傳統壁壘的多個專業領域，並且幾乎所有方面都需要多次迭代。
從經濟角度來看，幾乎所有前沿芯片設計都針對特定供應商或工作負載。財力雄厚的公司能夠負擔得起這些價格昂貴的先進節點芯片，他們希望芯片能夠針對特定數據類型和運行條件進行定製，並且希望能夠在多代衍生芯片中利用這種定製化特性。與此同時，代工廠也需要能夠將投資擴展到單個客戶之外。滿足這兩方面需求的方法是：在芯片堆疊的底層使用通用金屬層（通常需要藉助一些非常昂貴的工具和設備進行開發），同時在金屬堆疊的上層增加更多定製化元素。
幾乎所有這些尖端芯片都是異構的。雖然部分邏輯電路採用 2 納米或 18 埃工藝，但大多數設計也使用了採用較舊工藝開發的芯片進行封裝。混合製造工藝並非新鮮事，但這些組合的規模和潛在影響正變得越來越具有挑戰性。像谷歌、特斯拉、微軟和 Meta 這樣的大型系統公司不斷追求更高的性能，這需要比單個光罩所能提供的更大的面積。至少到目前為止，解決方案是將不同的功能劃分成芯片組，並使用中介層將它們連接起來，這樣每個系統的邏輯密度就比單個光罩大小的 SoC 所能提供的要高得多。但隨着芯片組數量的增加，這種方法很容易從一個難題變成一個無法解決的問題。
擴展到最先進工藝節點的最大優勢在於降低每平方毫米的功耗。過去，僅僅為了增加晶體管數量而進行工藝擴展——這在FinFET時代之前是提升性能的標準方法——在過去五個工藝節點中帶來的性能提升卻十分有限。不同代工廠的結果有所不同，但每個節點的性能提升幅度不超過20%（有時甚至只有個位數），而且往往是以犧牲功耗為代價的。這反過來又導致了2.5D架構（在人工智能數據中心內部）的激增，這種架構由通用處理器和高度專用的加速器組成，並通過大型硅中介層連接。
CPU、GPU、DSP、MCU 和 FPGA 屬於通用處理器，而 NPU 和 TPU 則用於處理特定數據類型。市面上也出現了一些新型混合處理器，例如 Arm 的新型 AGI CPU 和一些神經形態處理器。但要實現性能的量級提升，需要將多種類型的處理器組合在一起，無論是集成在單個芯片上、封裝內連接在一起、安裝在電路板上還是機架中。而且，無論採用哪種方式，都需要大量的散熱和設備監控，以確保處理器和存儲器之間的數據路徑暢通無阻。
此外，工藝尺寸縮小到3nm以下會導致柵極漏電流增加，以至於鰭式場效應晶體管（FinFET）存在嚴重的漏電流問題。這反過來又會增加熱密度，加劇散熱難題。目前，解決這個問題的方法是採用環柵場效應晶體管（也稱為納米片），但芯片製造商正在研發互補的場效應晶體管工藝，預計將在未來幾個埃節點內實現。
總而言之，衡量向2nm工藝過渡的標準將不僅僅在於晶體管密度。良率穩定性、生態系統兼容性、供電架構和製造規模將決定哪些代工廠能夠在2nm時代取得成功。隨着行業從FinFET時代過渡到GAA時代，競爭不再是誰率先達到新的製程節點，而是誰能大規模可靠地生產出所需的器件。