Imec的半導體工藝技術路線圖為行業發展指明瞭總體方向，並展示了該行業在未來幾十年將面臨的挑戰。該路線圖讓我們得以了解公司將與台積電、英特爾、英偉達、AMD、三星和ASML等衆多行業巨頭合作研發的下一代主要工藝節點和晶體管架構的時間表。

imec最新的生產節點路線圖顯示，這家國際研發機構計劃到2038年實現3埃級（0.3納米）的製造技術，但預計接觸多晶硅間距（CPP）將在2030年停止縮小至A10。儘管imec的摩爾定律前景可能並不樂觀，但為了繼續縮小尺寸，這家芯片製造商需要採用新技術，例如CFET晶體管以及很可能採用的超高精度極紫外光刻系統。

GAA晶體管還有七年壽命

隨着半導體生產變得日益複雜，芯片製造商不再像以前那樣每隔幾年就推出全新的工藝技術。相反，他們通常每三年推出一代新的製程節點，並在其間每年進行小幅改進。台積電於2023年開始量產N3B製程，隨後在2024年推出N3E製程，並在2025年推出N3P製程。英特爾也計劃遵循同樣的模式，在2024年推出20A製程（但已取消），在2025年推出18A製程，並在2027年推出18A-P製程。

根據imec的路線圖，下一代工藝技術將繼續以類似的節奏湧現。

IMEC認為，我們現在正處於2nm級（N2）時代，其接觸多晶硅間距（CPP）約為48nm，單元高度約為132nm，並採用6條金屬走線。但實際情況可能略有不同，例如英特爾的18A工藝的CPP為50nm，單元高度可達160nm（高密度）或190nm（高性能），而台積電的N3工藝的CPP則達到了45nm。N2（或者如果您願意，也可以稱之為18A）之後，其性能和效率提升的版本將在未來幾年內問世，這與近年來業界的發展趨勢相符。

imec研發副總裁Julien Ryckaert表示：「當然，我們會將邏輯路線圖擴展到N2之後的下一代。正如您所知，在2納米節點上，我們已經進入了納米片時代的新技術器件範式，這將使我們深入到埃級節點。」

imec預計A14級工藝將於2028年問世。台積電預計將於2028年底開始採用A14工藝進行大規模量產，因此實際量產將在2029年實現。英特爾的14A工藝也遵循同樣的模式。imec預測，A14工藝的CPP（芯片間距）將縮小至45nm，單元高度將降至115nm，並採用5.5條金屬軌道。imec預計，在2030年至2031年左右，將出現A10級工藝（或1nm級工藝），其CPP為42nm，單元高度為98nm，但仍將採用5.5條金屬軌道的架構。

值得注意的是，基於環柵（GAA）晶體管的節點既可以採用傳統的正面供電網絡，也可以採用背面供電網絡，這反映了imec和台積電的觀點，即BSPDN不會立即成為所有應用的強制性要求，因為許多應用無法從中受益。

值得一提的是，imec 預計 A14 將引入高數值孔徑 EUV 工具，這與英特爾的計劃一致，但與台積電的計劃不一致。

CFET植入預計在2030年代初進行

在imec預計於2033年推出的A7世代芯片上，路線圖變得尤為引人注目。雖然CPP工藝仍保持在42納米，但單元高度降至約80納米，標準單元架構也升級為4.5軌道。更重要的是，A7世代標誌着CFET成為量產的有力候選者。與並排排列n型和p型晶體管不同，CFET採用垂直堆疊的方式，這為晶體管尺寸的縮小增加了第三個維度。

imec 的路線圖明確將 CFET 定位為 A7 的主要競爭者，這意味着該機構認為傳統的納米片架構將在 2030 年代初接近實際尺寸縮放的極限。然而，由於 A7 的 CPP 與 A10 相同，芯片製造商是否會在 A7 上採用這種全新的晶體管架構尚待觀察。另請注意，imec 似乎認為 BSPDN 是 CFET 的必備組件。

「進入A7階段，也就是第七埃級納米片（第四代納米片）後，我們發現傳統納米片器件技術的規模化應用面臨着越來越多的挑戰，」Ryckaert說道。「我們之前也提到過一種競爭者，即CFET，它有可能成為下一代晶體管的解決方案。」

在A7之後，路線圖似乎取決於CFET的發展。預計在2035-2036年推出的A5代芯片將保持42nm的CPP工藝，但通過採用四通道庫將單元高度降低至約64nm。到2038年，路線圖將達到A3階段，CPP工藝為39nm，單元高度為50nm。屆時，imec設想採用順序CFET工藝，並最終實現鍵合CFET結構，從而進一步利用垂直集成。事實上，垂直集成似乎是我們看待摩爾定律演進的新視角。同時，imec表示，為了實現39nm的CPP工藝和50nm的單元高度，芯片製造商可能需要使用超高數值孔徑（Hyper-NA）的極紫外（EUV）光刻掃描儀。

重新定義摩爾定律

imec路線圖最引人注目之處在於它從本質上重新定義了摩爾定律。傳統上，我們認為摩爾定律是指，隨着芯片尺寸的縮小，特定尺寸芯片上的晶體管數量每18-24個月翻一番。

imec 的數據顯示，從 A10 到 A5，CPP 工藝一直停留在 42 納米，這幾乎等於承認傳統的晶體管微縮技術已經後勁不足，未來的密度提升必須依靠垂直集成。在 imec 的路線圖中，晶體管的密度仍在不斷提高，但這並非因為單個晶體管的尺寸縮小速度與幾十年前相同，而是因為芯片設計人員可以利用不同的晶體管架構、3D 集成或背面供電等技術，在給定面積內集成更多的邏輯門。

因此，在未來幾年，我們可能不再關心柵極間距或單個晶體管的尺寸（以納米為單位），而是關注標準單元的尺寸。畢竟，像AMD、英特爾或英偉達這樣的公司在設計芯片時，並非放置單個晶體管，而是由標準單元構建的實際模塊。然而，計算標準單元的尺寸卻很複雜，因為單元的高度是固定的，而寬度則取決於其具體功能。

庫高度 × CPP 並非特定標準單元的尺寸。它是標準單元庫的基本封裝單位，也是邏輯密度的常用指標。實際的標準單元具有該高度，但其寬度會根據功能而變化。業界通常使用邏輯單元面積（標準單元封裝）——單元高度 × CPP——等指標來衡量設計人員使用的邏輯構建模塊的實際封裝，而不僅僅是單個晶體管的尺寸。

從N2的6軌單元到A3的3軌單元的轉變表明，未來密度提升不僅取決於晶體管間距的減小，也取決於標準單元高度的縮小。因此，儘管CPP（芯片間距）的縮小預計在未來幾年內將停滯不前，但邏輯單元面積仍將減少；設計人員將能夠從未來的節點中獲得晶體管密度的提升，這證明摩爾定律依然有效。

異質大規模集成×跨技術協同優化

鑑於半導體行業目前已經歷的變革以及未來即將發生的趨勢，imec認為該行業正在步入一個被稱為異構大規模集成（HLSI）的新時代。這一概念標誌着半導體行業的發展模式正在發生轉變，從傳統的超大規模集成電路（VLSI）微縮模式（其發展主要依賴於晶體管的演進和晶體管密度的提升）轉向將多種技術集成到單一計算平台中的新模式。

根據imec的預測，未來的系統將依賴於邏輯、存儲器、供電電路和光I/O的異構集成，並採用先進的3D和3D+2.5D封裝技術。當然，該機構預計人工智能工作負載將成為半導體需求的主要驅動力，因此，計算架構和半導體行業都將朝着滿足人工智能應用需求的方向發展。Ryckaert

表示：「隨着我們深入人工智能驅動的架構，我們將需要更加重視技術所提供的異構性，這可能會將VLSI範式轉變為HLSI範式，即異構大規模集成。」

為了在系統層面優化未來平台，而非孤立地開發各個組件，imec 建立了跨技術協同優化 (XTCO) 框架，這可以被視為 HLSI 願景不可或缺的一部分。XTCO 旨在整合開發邏輯、內存、互連、供電、散熱和封裝等環節，並評估它們對關鍵系統指標（例如計算密度、能效、散熱性能和內存性能）的影響。

鑑於邏輯工藝技術由代工廠開發，內存技術由 DRAM 製造商設計，而冷卻技術由 CoolIt 或Frore Systems等第三方公司開發，這最終能否成功還有待觀察。

電力和冷卻

隨着單個芯片的密度越來越高，功耗越來越大，供電將成為關鍵瓶頸，因此所有領先的芯片製造商——英特爾、三星和台積電——都在實施或即將實施背面供電技術和集成電壓調節器。

imec預計，未來的AI加速器和CPU將結合使用BSPDN、IVR、嵌入式電容器和先進功率半導體，以降低損耗並提高效率。隨着時間的推移，預計更多的電源轉換級將從機架和主板遷移到封裝內部，以便直接為晶體管提供更純淨的電源。

鑑於我們討論的是功耗高達千瓦級的多芯片封裝，散熱的重要性怎麼強調都不為過。可以肯定的是，3D堆疊和CFET技術並不會讓散熱變得更容易，因為熱功率密度會隨着晶體管數量的增加而線性增長，熱阻也會隨之增加，局部熱點問題將比現在更加嚴重。因此，imec預計未來的計算平台將依賴於更先進的散熱技術、更優化的散熱方式、更精細的溫度傳感器以及系統級熱優化技術的組合。

「歸根結底，我們需要實現的是降低數據傳輸的能耗。我們需要降低熱設計功耗（TDP）以實現更好的散熱管理，」Ryckaert說道。「我們需要提高供電效率，而且顯然還需要提高計算密度以增強功能。」

簡而言之，未來實用化的擴展不僅取決於製造晶體管和提高晶體管密度的能力，還取決於高效供電和有效散熱的能力。

鋪就前進之路

imec最新的半導體技術路線圖預測，邏輯工藝技術將發展到2038年左右的A3代，並指出儘管傳統晶體管尺寸縮小的速度放緩，摩爾定律仍將繼續。雖然半導體領域的Dennard縮放階段已經結束，但未來仍有許多令人興奮的技術湧現。

根據路線圖，傳統的環柵納米片晶體管在A10代產品中仍將保持可行性，而CFET架構預計將在2033年左右的A7代產品中投入量產。同時，未來晶體管密度的提升預計將來自垂直集成、縮小標準單元尺寸以及最終的順序式和鍵合式CFET結構，而非通過大幅縮小晶體管尺寸來實現。