過去幾年，先進製程工藝的玩家越來越頻繁地遇到同一個問題：邏輯晶體管還在繼續縮小，但SRAM跟不上了。

這一矛盾早在台積電3nm節點上就已經暴露出來。SemiWiki援引IEDM資料稱，台積電N3的高密度SRAM位單元約為0.0199平方微米，而N3E披露的高密度SRAM位單元約為0.021平方微米；後者不僅沒有繼續縮小，甚至與N5時代約0.021平方微米的水平接近。

台積電SRAM單元尺寸的發展

因此，過去幾年行業中「SRAM縮放已經走到盡頭」的討論越來越多。SemiEngineering在2024年的一篇分析中指出，SRAM難以繼續隨先進節點縮放，已經對功耗和性能目標構成挑戰；但與此同時，SRAM又是AI應用中最關鍵的片上工作存儲之一。該文還援引Flex Logix CEO Geoffrey Tate的說法稱，先進節點客戶普遍抱怨邏輯比SRAM縮得更快；如果把緩存放到片外，性能會「斷崖式下降」。

SRAM不是一個可以被輕易移出芯片的模塊。在《SRAM，取代HBM？》一文中我們就探討了SRAM的重要性。它之所以重要，恰恰在於足夠靠近計算單元，能夠提供低延遲、高帶寬、可預測的數據訪問。一旦把緩存、緩衝區或片上暫存存儲放到片外，即便片外有HBM、CXL或其他高帶寬方案，芯片仍然會遭遇延遲、功耗、調度複雜度和系統成本的多重懲罰。

然而，6月25日，IBM給這個看似悲觀的問題提供了一個新的答案。

IBM發布了0.7nm級的「納米堆疊」（Nanostack）晶體管架構。按照IBM官方表述，這是業界首個已知的基於納米片的三維晶體管設計，可在指甲大小的芯片面積內容納近1000億個晶體管，密度幾乎是IBM於2021年發布的2nm芯片的兩倍，並有望相較IBM 2nm節點實現最高50%的性能提升，或70%的能效改善。

但這款晶體管真正值得關注的，不僅僅是0.7nm這個標籤，而是IBM在同一發布中提到的另一項指標：SRAM縮放。

IBM稱，其研究人員在VLSI 2026上發表的新研究顯示，Nanostack架構可帶來40%的SRAM縮放。更準確地說，這不是「SRAM容量降低40%」，而是SRAM單元高度或SRAM面積維度的縮小：同樣面積下可以放入更多SRAM，或者同樣SRAM容量可以佔用更小芯片面積。IBM官方發布頁也列出相關VLSI論文，題為《交錯溝道納米堆疊SRAM位單元的面積與性能研究》（Area and Performance of Staggered-Channel Nanostack SRAM Bitcells）。

SRAM是否還能繼續縮？也引發業界的關注。

SRAM危機，在AI時代更凸顯

SRAM縮放放緩之所以在今天變得更加突出，是因為AI芯片的核心瓶頸已經不只是算得夠不夠快，而是數據能不能足夠快、足夠近、足夠便宜地送到計算單元旁邊。

大模型訓練和推理都高度受限於數據搬運。Transformer模型中的權重、激活值、中間結果、注意力計算，以及推理階段越來越重要的KV緩存，都需要在不同存儲層級之間頻繁移動。即便算力繼續提升，如果這些數據無法高效留在計算附近，芯片就會被HBM帶寬、片間通信、片上互連和存儲層級拖住。

過去幾年，AI芯片競爭表面上看是張量計算單元、FP8、FP4、HBM容量、先進封裝和互連帶寬之爭；但更底層的矛盾是，計算單元越來越多，數據卻越來越難餵飽它們。

如果SRAM繼續停滯，AI芯片會越來越依賴HBM、先進封裝、芯粒化緩存、近存計算、存算一體和更復雜的系統互連。芯片可以更強，但系統也會更貴、更復雜、更難擴展。

具體來看，SRAM縮不動至少會帶來五個直接後果。

第一是裸片面積。SRAM面積不縮，芯片中片上存儲佔比就會上升。對於大GPU、AI ASIC和高性能CPU而言，這意味着更大的裸片面積、更高的光罩成本，以及更緊張的單次曝光面積限制。尤其是AI芯片往往需要大規模片上緩衝區、緩存和暫存存儲，SRAM面積停滯會直接稀釋先進節點的面積收益。

第二是良率。先進節點下，大尺寸裸片對缺陷密度更敏感。SRAM如果繼續佔用大量面積，就會把AI芯片推向更高良率壓力。一個芯片上的SRAM陣列越大，對冗餘設計、修復機制、測試成本和良率管理的要求也越高。

第三是功耗。片外搬數據通常比片內訪問更耗能。SemiEngineering援引Rambus專家Steve Woo的觀點指出，如果處理器核心無法獲得足夠SRAM，就必須從更遠處搬數據，這會增加功耗並拉低性能。

第四是延遲。對大模型推理而言，尤其是解碼階段、長上下文、多輪對話和實時響應場景，KV緩存與中間狀態訪問會顯著影響尾延遲和用戶體驗。片上SRAM越充足，越有機會減少訪問HBM或跨芯片搬運的次數，從而降低不確定性。

第五是架構選擇。SRAM縮不動，會迫使芯片公司在多種路線之間重新取捨：是繼續堆HBM，還是做更大的片上SRAM？是走芯粒化緩存，還是走3D緩存？是採用近存計算、存算一體，還是通過CXL擴展外部內存池？這些選擇都不只是工藝問題，而會直接影響AI芯片的系統形態。

這也是為什麼SRAM重新變得重要。

巨頭們，各出奇招

SRAM縮放放緩並不是IBM一家看到的問題。台積電、三星、英特爾過去幾年的路線，已經從不同角度說明：SRAM正在從一個默認跟隨邏輯縮放的配套模塊，變成先進節點競爭力的重要指標。

台積電是SRAM縮放放緩最典型的案例。

如同文章開頭所述，在3nm節點，台積電仍然實現了邏輯密度提升，但SRAM位單元已經幾乎停滯。N3高密度SRAM位單元約0.0199平方微米，僅比N5的0.021平方微米縮小約5%；N3E的SRAM位單元約0.021平方微米，與N5基本接近。

到了N2，台積電試圖把SRAM縮放重新拉回正軌。台積電官方研究頁面顯示，其2nm CMOS納米片技術展示了38.1Mb/mm²的SRAM，用於高密度和高能效計算應用。該設計使用0.021平方微米的高密度位單元，並通過設計技術協同優化，讓整體SRAM密度相較前一代技術提升1.1倍。

台積電2nm-CMOS納米片工藝的 38.1Mb/mm² SRAM（圖源：台積電）

這裏的關鍵不是位單元尺寸大幅縮小，因為0.021平方微米本身並不比N5、N3E時代更小。真正的變化在於，台積電通過GAA納米片、陣列設計、電路技術和設計技術協同優化，提高了SRAM宏單元層面的整體密度。Mark LaPedus對相關論文的梳理也提到，台積電2nm SRAM宏單元容量為580Kb，使用0.021平方微米位單元，整體SRAM密度較前代提升10%，達到38.1Mb/mm²。

台積電對SRAM問題的態度是：SRAM縮放不能再只靠幾何微縮，而要靠器件結構、陣列架構、輔助電路和設計技術協同優化共同解決。這也解釋了為什麼台積電在面向AI/HPC的後續節點中繼續強化A16、超級電軌（Super Power Rail）等技術。隨着AI芯片越來越受限於供電、互連和片上存儲，先進節點不再只是晶體管結構之爭，而是邏輯、SRAM、供電網絡、後端互連和先進封裝的系統協同。

三星的路線更偏向結構創新。

2022年，三星宣佈3nm GAA工藝進入初始生產，並稱其MBCFET技術通過納米片結構提升驅動電流能力、降低供電電壓、改善功耗和性能。三星還強調，GAA可通過調整納米片溝道寬度，針對不同客戶需求優化功耗和性能。

這對SRAM尤其重要。三星在一篇專門討論「3nm GAA MBCFET與SRAM設計靈活性」的技術博客中寫到，MBCFET的納米片寬度可調，能夠為SRAM單元設計提供更大靈活性；通過分別調節PMOS和NMOS，以及下拉晶體管、傳輸門晶體管等器件的溝道寬度，可以在SRAM單元中獲得更好的裕量。三星還稱，GAA SRAM位單元相比鰭式晶體管需要更低功耗，並且由於GAA寬度可獨立調整，能夠改善性能、功耗、面積與SRAM穩定性之間的平衡。

從三星SF2節點看，這一思路仍在延續。三星官方邏輯節點頁面顯示，SF2作為第二代MBCFET/GAA先進節點，強調更強的穩定性、先進計算負載性能，以及通過多種納米片寬度配置提升單位功耗性能，同時實現單元高度降低。

英特爾的思路則更偏向系統組合。英特爾18A的核心賣點是RibbonFET與PowerVia。英特爾官方介紹稱，18A採用RibbonFET和PowerVia背面供電技術。PowerVia將供電網絡移至晶圓背面，以減少正面金屬層中電源與信號佈線的擁塞，從而改善性能、功耗和密度。

從SRAM角度看，PowerVia的重要性不只在於提升邏輯標準單元的佈線效率，也在於改善大規模片上存儲附近的供電完整性。SRAM陣列對電壓波動非常敏感，最低工作電壓、讀寫穩定性、動態壓降都會影響可用頻率和工作電壓。因此，背面供電本質上也是在為先進節點下SRAM和高密度邏輯陣列提供更穩定的電源基礎。

IEDM相關資料顯示，Intel 18A RibbonFET CMOS技術中包含0.023平方微米的高電流SRAM單元和0.021平方微米的高密度SRAM單元，並結合PowerVia背面供電。IEEE Xplore收錄的論文摘要也顯示，英特爾展示了首個基於RibbonFET技術、通過硅驗證的高電流和高密度6T SRAM。

總體來看，台積電、三星、英特爾三家路線各不相同，但共同指向一個判斷：SRAM已經成為先進製程的新考題。

IBM如何讓SRAM繼續縮放？

這就要回到晶體管結構本身。

傳統CMOS裏，nFET和pFET通常在同一平面左右排列。SRAM位單元又高度依賴n/p器件的密集排布。隨着節點推進，晶體管本身可以繼續縮，但n/p之間的隔離、不同功函數金屬、源漏區、柵切割、局部互連和佈線規則，不一定能同步縮。

換言之，SRAM不只是晶體管尺寸問題，更是版圖、器件隔離、讀寫裕量、穩定性和互連規則共同約束的結果。

IBM Nanostack的思路，是把這件事從平面維度改寫到垂直維度。IBM稱，Nanostack是一種三維、基於納米片的晶體管架構，通過垂直堆疊和錯位排列晶體管來提升密度，並允許不同層使用不同材料組合，從而分別優化性能和功耗。

Futurum對IBM這款納米堆疊晶體管的解讀進一步提到，SRAM位單元中的N到P間距是長期約束，而Nanostack通過把N型和P型器件上下堆疊，把橫向間距轉化為縱向薄介質鍵合，從而移除一部分橫向面積瓶頸；其解讀稱IBM VLSI 2026論文展示了超過40%的SRAM單元高度降低。

通俗地說，IBM不是靠把每個晶體管雕得更小來救SRAM，而是靠改變nFET和pFET的相對擺放方式：把原本佔平面面積的隔離距離，壓進垂直方向。

這和CFET SRAM研究方向是一致的。CFET，也就是互補場效應晶體管，本質上同樣是把nFET和pFET從橫向並排推進到垂直堆疊。IEEE Transactions on Electron Devices在2023年發表的一篇CFET SRAM設計技術協同優化論文摘要顯示，A5 CFET SRAM相比A14納米片SRAM可實現最高55%的位單元面積縮放，相比A10 forksheet SRAM也可實現約40%的位單元面積縮放。

IBM Nanostack展示的SRAM收益並不是偶然，而是整個先進邏輯從鰭式晶體管走向GAA納米片，再走向forksheet、CFET、Nanostack和更廣義3D CMOS過程中的一部分。

當然，IBM此次發布還有另一層產業含義：它試圖重新定義GAA之後的晶體管路線。

IBM在納米片/GAA方向上起步很早。2021年，IBM發布2nm納米片技術，稱其可相較7nm芯片實現45%的性能提升或75%的能耗降低。但從產業商業化角度看，GAA納米片的實際量產紅利更多落到了三星、台積電、英特爾等製造玩家手中。

2022年，IBM與日本Rapidus宣佈戰略合作。Rapidus將進一步開發IBM的2nm節點技術，並計劃在其日本晶圓廠中導入相關技術；IBM也表示Rapidus工程師將與IBM研究人員在Albany NanoTech Complex展開合作。2024年，IBM和Rapidus又把合作擴展到2nm世代的芯粒封裝技術。

但問題在於，IBM已經不是主流先進邏輯量產廠，真正落地仍要靠合作伙伴。Reuters在報道IBM此次0.7nm技術時提到，IBM尚未公布製造夥伴，但其此前曾將芯片技術授權給三星和日本Rapidus；IBM方面認為，該技術最早可能在未來五年內進入生產路徑。

給SRAM續命的，還有他們

事實上，在IBM發布0.7nm Nanostack之前，AI芯片架構層面已經出現了一批重新重視SRAM的路線。

其中最典型的是Groq。Groq官方對LPU架構的介紹中明確提到，LPU集成了數百MB SRAM，並將其作為主要權重存儲，而不是緩存，從而降低延遲，並使計算單元能夠全速運行。這種架構可以支持跨芯片的高效張量並行，對於快速、可擴展的推理而言是一項實際優勢。

Groq這一路線後來也吸引了英偉達的視線。2025年12月，Groq宣佈與英偉達達成一項非獨家的推理技術授權協議。按照Groq官方說法，雙方合作的目標是擴大高性能、低成本推理能力；與此同時，Groq創始人Jonathan Ross、總裁Sunny Madra以及部分團隊成員將加入英偉達，幫助推進和擴展被授權的推理技術。不過，Groq也強調，公司將繼續作為獨立公司運營，GroqCloud也會繼續運行。

Groq路線的核心不是「SRAM容量比HBM大」。恰恰相反，單芯片SRAM容量遠小於HBM。但SRAM的價值在於低延遲、高帶寬、靠近計算和可預測性。Groq把權重和數據流儘可能顯式安排在片上SRAM中，本質上是在用架構和編譯器控制數據運動，而不是讓硬件緩存層級和外部存儲系統承擔全部壓力。

Cerebras則走得更極端。其WSE-3採用台積電5nm工藝，集成4萬億晶體管、90萬個AI核心、125 PFLOPS峯值AI性能，並擁有44GB片上SRAM。Cerebras官方資料顯示，WSE-3面向大模型訓練與推理，試圖通過晶圓級芯片方式，把計算、片上存儲和互連鋪在一整片晶圓上。

Groq和Cerebras代表了兩種不同形態，但它們共同說明了一個趨勢：AI芯片的差異化，不再只是張量計算單元有多強，也在於能把多少高帶寬、低延遲的存儲放到計算旁邊。

結語

過去幾十年，摩爾定律的核心是單位面積內容納更多晶體管。到了AI時代，這個表達已經不夠完整。AI芯片的競爭，已經不再只是計算單元之爭，也越來越是片上存儲能力之爭。

如果SRAM通過Nanostack、CFET或其他3D CMOS路線重新獲得一輪縮放，那麼AI芯片架構就會獲得新的設計空間。