到本十年末，我們將見證一個非凡的里程碑——在微型微處理器封裝中集成一萬億個晶體管。本文將全面回顧過去六十年間推動晶體管尺寸縮小的一系列創新浪潮，並概述未來十年晶體管尺寸持續縮小所必需的關鍵創新。

要克服當今計算領域最嚴峻的挑戰——降低能耗，從而實現人工智能（AI）指數級增長需求的可持續部署，材料工程、器件物理和工藝集成方面必須取得重大突破。應對這一關鍵挑戰需要開發一種革命性的新型晶體管，該晶體管能夠在超低電源電壓（低於300mV）下工作，同時提供可接受的性能（開關速度）。本文重點介紹了最有前景的未來晶體管方案，並展望了一種可能應對這些挑戰的晶體管架構。

經典擴展（CPU）時代：1965 年 ~ 2005 年

摩爾定律的前四十年見證了晶體管數量的指數級增長，並推動了計算機技術的多個發展時代，從大型機開始，最終發展到個人電腦（PC）。晶體管數量的每增加十倍，就催生出一種在前代基礎上不斷改進的新型計算機。

摩爾定律（1965 年）以及鮑勃·丹納德建立的標度物理學（關聯1974 年的摩爾定律為技術人員提供了一份藍圖，使他們能夠在相對恒定的功率密度下，穩步縮小晶體管尺寸並逐步提高晶體管性能。摩爾定律與丹納德縮放定律的完美結合，開啓了計算機技術近 40 年的黃金時代。這一時代的到來得益於半導體設備技術、材料工程和工藝集成領域的衆多創新，其中最重要的是柵極介質層厚度 (Tox) 的持續減小以及源/漏 (S/D) 擴展層深度的不斷減小，這使得晶體管柵極長度能夠從微米級縮小到納米級，同時降低晶體管閾值電壓 (Vt)。為了在柵極介質層越來越薄的情況下保持產品可靠性，這一時期晶體管的工作電壓 (Vdd) 必須從 5V（20 世紀 90 年代初）大幅降低到 1.2V（2005 年左右）。這些創新使得芯片時鐘頻率從幾十 kHz 提升到驚人的 3 GHz。

隨着時間的推移，對原始性能（開關頻率）的追求，尤其是在個人電腦（CPU）芯片領域，迫使器件尺寸的縮小速度快於電壓（Vdd）的縮小速度，從而導致器件內部電場強度增加。此外，Vdd的進一步縮小也受到關斷漏電流（Ioff）增加的限制。這導致功率密度不斷提高，並最終導致Dennard縮放定律本身失效。功率密度被推至約150W/mm²，這是當時封裝成本和散熱能力所允許的極限。到2005年，業界發現晶體管尺寸的進一步縮小面臨着根本性的障礙。

移動（SoC）時代：2005年~2022年

過去20年間，技術專家突破了晶體管尺寸縮小的諸多看似無法逾越的障礙，包括尺寸縮小的極限、晶體管性能的極限以及工作電壓降低的極限。這一時期標誌着移動計算的興起，也使得晶體管研發的重點從追求原始性能（開關頻率或時鐘速度）轉向在固定功耗範圍內最大化性能（每瓦性能）。

儘管如此，晶體管數量的指數級增長依然持續，只是缺少了丹納德縮放定律帶來的助力，這給計算機架構師帶來了一個全新的挑戰——如何在固定的功耗預算內，最大限度地利用大量的晶體管來提升性能和功能。為了解決這一限制，一種架構解決方案應運而生——核心級並行。通過將許多計算任務並行化到兩個或多個計算核心上，可以加速這些任務，同時降低總功耗。這催生了雙核微處理器時代，並最終發展到多核微處理器時代。即使採用多核架構，不斷增加的功耗密度最終也會導致相當一部分晶體管在任何給定時間都無法使用（也稱為「暗硅」）。

與此同時，晶體管的二氧化硅柵極介質厚度 (Tox) 縮小達到了物理極限，硅溝道遷移率逐漸下降，這可能會限制性能和功率效率的進一步提高。

要克服這些被認為的根本性障礙，就必須進行晶體管的革命性創新。

英特爾引領的晶體管技術革新

從21世紀初開始，英特爾的工程師們率先在晶體管技術中應用了新型材料和架構，並加速了突破性理念從研究到開發和大規模生產的進程。這些創新開啓了晶體管技術在接下來的二十年中飛速發展的時代，併成為所有現代半導體技術的基石，至今仍在晶體管制造中得到應用！

遷移率增強：應變硅

多年來，在硅晶體管中引入應變一直被視為提升性能的終極目標。儘管許多公司和研究人員提出了不同的應變引入方法，但沒有一種方法能夠實現大規模生產。最終，在2004年，英特爾推出了一種新型晶體管結構，該結構採用嵌入式硅鍺（SiGe）來引入壓縮應變以提高PMOS（空穴）遷移率，並採用一種新型覆蓋層來引入拉伸應變以提高NMOS（電子）遷移率。英特爾的單軸應變方法與當時其他公司和更廣泛的研究界所採用的雙軸應變方法截然不同，並且事實證明，英特爾的單軸應變方法在性能和可製造性方面都遠勝於後者。此外，這種架構還具有高度可擴展性，能夠在多代晶體管尺寸縮小過程中逐步提高應變水平，從而實現更高的性能。時至今日，所有主要的半導體代工廠都在所有現代晶體管中應用了這項創新技術！

Tox限制：高介電常數材料和金屬柵極

英特爾探索了多種方法，以新型高介電常數（Hi-K）柵極介質和金屬柵極電極取代基於二氧化硅（SiO2）的柵極介質和硅柵極電極。這些方法包括「柵極優先」、「替換柵極」以及全硅化物柵極電極。經過長達十年的深入研發，英特爾在45納米節點（2007年）推出替換柵極工藝，震驚了整個行業。這一變革將以往罕見的稀土元素和金屬引入主流硅晶圓廠，並需要開發新的半導體設備和工藝工程技術。戈登·摩爾稱其為自20世紀60年代以來晶體管領域最重大的變革。時至今日，這項創新仍然應用於所有先進節點晶體管中！

平面晶體管的極限：

鰭式場效應晶體管（FinFET）

到2010年，傳統的平面（2D）晶體管架構在經歷了五十年的風雨後終於走到了盡頭，迫使人們轉向3D FinFET。英特爾再次成為行業翹楚，於2011年率先在22nm節點上將FinFET投入量產。納米級的鰭片寬度實現了卓越的靜電控制，從而在更低的Vdd電壓下獲得更高的性能。鰭片的3D結構使得在給定尺寸範圍內晶體管的有效寬度顯著增加，進而大幅提升了驅動電流。過去15年來，鰭片輪廓的飛速發展得益於材料沉積和圖案化技術的諸多創新。時至今日，這些創新仍然被應用於所有現代晶體管工藝中！

人工智能（系統級封裝）時代

摩爾定律的第七個十年恰逢又一個計算時代的到來。在未來幾年，人工智能將重新定義計算，並且已經引發了芯片平台從通用處理器（CPU）向特定領域加速器（GPU和ASIC）的巨大轉變。

計算平台的這種轉變也恰逢晶體管架構的又一次重大變革。環柵（GAA）或帶狀場效應晶體管（RibbonFET）已實現量產，並應用於英特爾的多款高性能計算產品。帶狀場效應晶體管是鰭式場效應晶體管（FinFET）的自然演進，在相同尺寸下可提供更高的驅動電流和/或更低的電容、更優異的靜電性能、更高的封裝密度以及更低的工作電壓。

RibbonFET架構很可能會被堆疊式RibbonFET架構所取代，該架構將N型和P型晶體管相互堆疊，從而打造更緊湊的單片式3D計算單元。這種架構能夠在給定的芯片面積內顯著提高晶體管密度（超過1.5倍），並且已經由英特爾和其他公司在硅芯片上進行了驗證。

除了堆疊式硅帶狀場效應晶體管 (RibbonFET) 之外，二維過渡金屬硫族化物 (TMD) 薄膜也被研究作為溝道材料以實現進一步的尺寸縮小，但仍然存在許多問題。

過去幾年，全球人工智能計算的能源需求以不可持續的速度增長。此外，向基於芯片組的系統級封裝（SiP）設計轉型，採用3D堆疊芯片，每個封裝包含數千億個晶體管，將使散熱能力超出目前一流材料和架構的極限。突破這一迫在眉睫的「能源壁壘」需要開展協調一致的研究，以降低晶體管的能耗並提高散熱能力。

一種新型超低功耗晶體管

為了提高能源效率，必須集中精力開發一種能夠在超低電壓（Vdd < 300mV）下工作的新型晶體管。然而，超低Vdd工作會導致性能顯著下降，並且對環境變化更加敏感，因此需要電路和系統解決方案具備更強的抗干擾和抗噪聲能力。這些挑戰需要器件、電路和系統領域的專家們密切合作。提高晶體管在超低電壓下的性能，需要開發具有超陡亞閾值斜率的晶體管，並使用高遷移率溝道材料。

實現超陡亞閾值斜率晶體管的潛在方案包括負電容場效應晶體管（NC-FET）、鐵電場效應晶體管（FE-FET）和隧道場效應晶體管（TFET），每種方案都面臨着獨特的挑戰。目前，工業界和學術界都在積極研究這些方案。

NC-FET 利用鐵電柵極絕緣材料。鐵電體中的負微分電容可以放大柵極電壓引起的表面電勢變化，從而降低亞閾值斜率和等效氧化層厚度 (EOT)。

雖然NC-FET設計用於無遲滯運行，但FE-FET卻存在遲滯。如上圖所示，FE-FET依靠具有低矯頑電壓的鐵電材料來產生「有效」的超陡亞閾值斜率，該斜率小於硅晶體管所能達到的最低值（60mV/decade）。

隧道場效應晶體管一直存在驅動電流低和亞閾值斜率改進不如預期等問題。

鑑於低柵極過驅動會導致驅動電流顯著下降，因此需要高遷移率溝道材料來提升超低Vdd下的驅動電流。將鍺、III-V族化合物和碳納米管等高遷移率溝道材料有針對性地引入到現有的成熟硅襯底中，有望帶來豐厚的回報。

底部空間充足

未來十年，微處理器封裝中的晶體管數量將繼續大幅增長。開發超低Vdd晶體管將有助於解決萬億晶體管時代人工智能能耗和散熱問題中最關鍵的因素之一。

過去60年間，每當晶體管尺寸持續縮小面臨巨大挑戰時，工業界和學術界的專家們都會開闢新的道路，確保指數級增長的勢頭得以延續。我們沒有理由相信這一趨勢會在未來很長一段時間內停止。技術發展的空間依然巨大！