ChainCatcher 消息，據材料行業消息人士 9 月 2 日透露，台積電預計短期內繼續使用傳統微凸塊技術而非混合鍵合，用於連接高帶寬存儲器 HBM 與 AI 加速器的先進封裝。考慮到相關材料開發周期，更細間距微凸塊預計將沿用至 HBM4 後期及 HBM5 早期。台積電已要求材料和設備合作伙伴開發約 5 微米級凸塊的鍵合和底部填充解決方案，韓國和日本供應商已開始開發，5μm 級凸塊量產預計於 2028 年下半年開始。

目前第三代擴展 HBM 即 HBM3E 的凸塊高度約 15–25μm，HBM4 接近約 10μm。日本材料供應商此前表示難以保證 15μm 以下品質。縮短並細化凸塊是因為 HBM 立方體高度限制及更高互連密度需求。JEDEC 規定 HBM 堆疊最大高度為 775μm。在台積電先進 CoWoS 封裝中，GPU 與存儲器供應商已組裝的 HBM 堆疊通過微凸塊安裝到硅中介層上，16 層 DRAM 晶粒堆疊由 SK hynix 和三星電子等在 HBM 封裝內完成。

第一代和第二代 HBM 使用較大焊料凸塊，微凸塊在 HBM3 代左右成為主流。SK hynix 使用 MR-MUF 工藝，三星電子使用 TC-NCF。混合鍵合通過直接鍵合銅焊盤可實現更薄更密互連，台積電已在 SoIC 平台用於邏輯芯片堆疊，但 HBM 仍以微凸塊連接中介層。