近日，PCI-SIG正式发布PCIe 8.0标准，将数据传输速率推高至256GT/s，再次实现带宽翻倍，这无疑是PCIe技术发展历程中的又一里程碑。

从串行总线革命到每秒256GT的速度突破，PCIe技术用20余年时间重构计算机数据传输格局。在如今的技术矩阵中，PCIe凭借其特性优势与独特定位，不仅是连接主板与各类扩展卡的桥梁，更在数据中心、云计算、高性能计算等领域肩负着数据高速流转的重任。

回顾这一发展历程，一系列值得深思的问题浮现：

PCIe技术如何历经二十余载风雨洗礼，在迭代之路上一路狂飙？

PCIe在众多专用互联技术的冲击下，如何占据行业核心地位？

站在技术革新的十字路口，PCIe又将如何突破桎梏、迭代演进，为未来计算架构开辟全新的想象空间？

尤其是在高速互联技术不断演进的当下，我们需要深入剖析PCIe的发展脉络，及其独特定位与边界，探寻其中的答案。

从PCI到PCIe，突破传统互联桎梏

PCIe全称为Peripheral Component Interconnect Express，最初由Intel在2001年提出，是一种高速串行计算机扩展总线标准，用于连接主板和高速外围设备，后续交由PCI-SIG（PCI特殊兴趣组织）认证后，该标准被命名为“PCI-Express”，简称“PCIe”，旨在替代旧的PCI、PCI-X和AGP总线标准。

在PCIe诞生之前，计算机主要依赖于并行总线技术进行内部数据传输。最具代表性的并行总线技术是PCI（Peripheral Component Interconnect）。PCI总线在1992年由Intel推出，旨在解决早期ISA和VLB总线的速度和兼容性问题。PCI总线能够支持多个设备共享数据路径，最大带宽为133 MB/s，这在当时已经非常高效。

然而，随着计算机硬件性能的不断提升，PCI总线的局限性逐渐显现。并行传输方式导致信号衰减严重，时钟同步变得困难，限制了传输速度的进一步提升。这些因素推动了对PCIe新型总线技术的需求。

图源：FMS

作为现代计算平台的核心互联技术，PCIe凭借串行总线架构实现了对传统PCI并行总线的全面革新。相较于并行传输模式，PCIe通过三大核心特性突破了传统技术的局限：

串行通信机制：以串行传输替代并行架构，从物理层减少信号干扰，显著提升数据传输效率与有效距离；

点对点连接设计：每个外设通过独立链路直接对接根复合体，消除总线竞争瓶颈，实现数据传输的直接性与高效性；

可扩展带宽能力：支持通过通道（Lane）数量线性扩展带宽，灵活匹配不同设备的性能需求。

这些技术特性不仅为显卡、存储设备、网卡等外设提供了远超传统PCI的传输带宽与更低延迟，更通过高效资源调度降低系统占用，成为支撑当代计算机硬件高速互联的核心技术基石，深刻影响着整个计算系统的架构设计与性能优化方向。

图源：信维智算

随着PCIe技术的不断发展和应用，至今已历经多代迭代升级，已发展为现代计算机硬件互联的核心技术，精准适配了当代计算平台对带宽持续增长的需求, 其会员公司数量截止2024年12月已达1000家。

速率狂飙20年：

PCIe 1.0到8.0的迭代之路

自2003年发布首个版本以来，PCIe发展至今已经从最初的1.0升级到了8.0，经历了多次重要迭代，数据传输速率和性能不断提升。

首先我们介绍一下PCIe标准的演进历史以及各代PCIe标准之间的主要差异：

PCIe 1.0：

串行互联起点，2.5GT/s开启总线革命

作为PCI Express技术的首个标准，PCIe 1.0于2003年由PCI-SIG正式推出，标志着从传统PCI总线向串行互联架构的转型。

PCIe 1.0单通道传输速率为2.5GT/s，采用8b/10b编码，单通道带宽约250MB/s。相较于并行PCI总线，PCIe 1.0通过点对点串行链路设计，大幅降低了信号干扰，提升了数据传输的稳定性与效率。这一带宽远超PCI，总线的速度得到了显著提升。

2005年推出的PCIe 1.1版本对规范细节进行澄清与优化，未改变核心速率，为后续迭代奠定了兼容性基础，成为早期显卡、网卡等外设的主流连接标准。

PCIe 2.0：速率翻倍与兼容性延续

随着技术的进步，2007年初PCIe 2.0正式发布。

PCIe 2.0在PCIe 1.x的基础上实现了传输性能的跨越式提升，每通道速率从2.5GT/s翻倍至5GT/s，单通道带宽提升至500MB/s，x16配置下总吞吐量达8 GB/s。

PCIe 2.0标准在技术上延续了串行链路架构，通过优化信号完整性设计（如增强发射端预加重），在保持与前代设备完全向后兼容的同时，满足了高清显卡、高速存储等外设对带宽增长的需求。

这一版本的普及推动了消费电子与服务器领域的硬件升级，成为PCIe技术从起步走向成熟的关键节点。

PCIe 3.0：

CTLE技术为高性能显卡与SSD铺路

2010年11月，几经延迟的PCIe 3.0标准正式发布，标志着PCIe技术进入高效传输新阶段。该版本实现了每通道8GT/s的传输速率，单通道带宽提升至约1GB/s，同时开始使用更高效的128b/130b编码方案来优化传输效率，并保持了与PCIe 2.0在软件及机械接口上的完全兼容。

为支撑高频传输需求，PCIe 3.0引入接收端连续时间线性均衡（CTLE）等先进信号处理技术，配合发送器去加重机制与接收器均衡设计，有效补偿高频信号衰减，显著提升了信号完整性。此外，其通过协议栈优化降低传输延迟，并升级电源管理机制实现精细化功耗控制，可同时满足移动设备与数据中心的能效需求。

作为2010年代消费级与企业级硬件的主流互联标准，PCIe 3.0为高性能显卡、SSD等设备提供了充足带宽支撑，推动了计算平台性能的整体跃升。

PCIe 4.0：解锁NVMe SSD满速潜能，

推动消费级市场普及

2017年，PCIe 4.0标准问世，实现了传输速率的再次翻倍，每通道速率达16GT/s，单通道带宽约2GB/s，编码方案延续高效的128b/130b格式。同时，技术上延续前代信号完整性优化思路，通过增强均衡算法与时钟同步机制，配合计时器扩展通道范围的设计，有效优化长距离信号传输稳定性，为高速率下的链路可靠性提供核心支撑。

作为首个全面支持NVMe SSD满速运行的PCIe版本，PCIe 4.0的高带宽能力显著释放了存储性能潜力，同时为高性能计算、数据中心AI加速等场景的高带宽需求提供了关键支撑。该标准由AMD锐龙3000系列CPU率先大规模采用，凭借对前代设备的完全向后兼容性实现平滑过渡，快速推动其在消费级与企业级市场的普及，成为连接SSD、GPU等高速外设的核心互联标准。

PCIe 5.0：

三大技术革新，核心性能持续提升

自PCIe 4.0推出后，技术迭代节奏显著加快。

图源：PCI-SIG

PCI-SIG于2019年5月正式发布PCIe 5.0规范，在保持与前代技术向后兼容的基础上，实现传输速率的翻倍提升，达到32GT/s，单通道带宽提升至约4GB/s，通过x16配置可实现128GB/s的吞吐量，足以支撑数据中心400GE网络的高速传输需求。

作为PCIe 4.0的扩展性升级，PCIe 5.0延续了成熟的技术框架，采用与前代相同的Tx/Rx测试方法及基于“眼睛”宽度和高度的接收器应力抖动校准机制，仅通过针对性的电气优化实现性能跃升。

PCIe 5.0核心技术革新体现在三方面：

新增均衡旁路模式，支持从 2.5 GT/s 直接切换至 32 GT/s 的链路训练，大幅缩短设备初始化时间，为高速链路均衡测试提供高效路径；

通过通道裕度调整和信号均衡技术的优化，有效降低长距离传输的信号损失，提升链路稳定性；

在速率提升的同时实现延迟降低，配合低功耗设计，完美适配人工智能、机器学习等数据密集型工作负载的性能需求。

整体而言，PCIe 5.0的规格演进聚焦于核心性能提升，仅在信号完整性增强和高速传输支持等关键领域进行针对性调整，以最小化的技术改动实现了传输效率的跨越式提升。

PCIe 6.0：重新定义数据传输效率边界

2022年1月，PCI-SIG正式发布PCIe 6.0规范，标志着高速互联技术进入全新发展阶段。

作为PCIe技术演进中的里程碑版本，PCIe 6.0首次引入脉冲幅度调制 PAM4信号编码，在保持信道带宽不变的前提下，实现了传输速率的翻倍突破，单通道数据速率提升至64GT/s，对应单通道带宽达8GB/s，通过x16配置可提供256GB/s的总吞吐量，足以支撑数据中心800GE网络的高速传输需求。

图源：PCI-SIG官网

PCIe 6.0的核心技术革新体现在物理层升级、逻辑层革新以及兼容性与可靠性等多维度的优化：

物理层升级：采用PAM4调制技术替代传统NRZ编码，通过四电平信号传输实现相同符号率下的带宽翻倍，同时引入前向纠错（FEC）机制，有效补偿高速传输中的信号损耗，保障数据完整性；

逻辑层革新：引入流量控制单元（FLIT）编码，将数据封装为固定大小的256B传输单元，替代前代的128B/130B编码和DLLP开销，显著提升事务层数据包（TLP）的传输效率；

兼容性与可靠性：延续向后兼容设计，同时通过Retimer信号重构、动态链路均衡调校等技术优化，在提升速率的同时降低延迟，确保多设备在树型拓扑中实现高效通信。

这些技术升级使PCIe 6.0完美适配AI训练、机器学习、云计算、超大规模数据中心等新兴场景的高带宽需求，为5G、高端存储、视觉计算等领域的发展提供了核心支撑。

作为一场重构硬件通信规则的技术革命，PCIe 6.0以64 GT/s的高速性能，进一步巩固了其在计算机系统互联中的核心地位，重新定义了硬件设备间数据传输的效率边界。

PCIe 7.0：

通过光学重定时器突破传输限制

2024年，PCI-SIG组织已经公布了PCIe 7.0标准。

PCIe 7.0延续了历代版本的性能跃升路径，在PCIe 6.0基础上实现带宽翻倍，每通道传输速率提升至128GT/s，x16通道双向带宽可达512GB/s，单通道带宽约16GB/s，进一步满足数据中心与AI应用的极致性能需求。

图源：PCI-SIG官网

技术上，PCIe 7.0沿用PCIe 6.0的PAM4调制与FLIT模式下的1b/1b编码方案，并保持对前代标准的向下兼容性。

根据PCI-SIG规划，该标准将在草案阶段重点优化信道参数与能效水平，正本规范于2025年完成制定，将于2027年完成预发布测试 (Pre-FYI)。

图源：PCI-SIG官网

值得关注的是，PCIe 7.0有望引入光学连接方案以增强长距离传输性能，而行业普遍认为其全面普及或将推迟至2028年左右。这一升级将为高速互联技术注入新动能，持续支撑数据密集型场景的发展需求。

除了发布规范之外，PCI-SIG 还宣布了新的光纤互连规范修订，以实现更高的PCIe技术性能。“光学感知重定时器工程变更通知 (ECN)”修订了PCIe 6.4规范和新的PCIe 7.0规范，纳入了基于PCIe重定时器的解决方案，从而提供了首个通过光纤实现PCIe技术的行业标准化方法。预计该技术将首先应用于人工智能/机器学习和云等数据中心应用，同时随着PCIe技术逐渐普及，预计众多细分市场将出现创新用例。

在高速数据传输和计算需求日益增长的今天，PCIe 正在经历一场前所未有的光互联革命。半导体行业观察此前文章《PCIe，新革命》中对此有详细描写，在此不再赘述。

PCIe 8.0：继续延续带宽翻倍传统

2025年8月，PCI-SIG协会宣布正在开发的PCIe 8.0规范将把数据速率提升至256GT/s，相较PCIe 7.0再度实现翻倍，并计划于2028年向会员发布。通过x16通道配置，PCIe 8.0的双向带宽将达到1TB/s，为高带宽计算场景带来前所未有的性能空间。

图源：PCI-SIG官网

根据PCI-SIG的说明，PCIe 8.0规范在性能提升的同时，将继续保持向后兼容性并满足低延迟、可靠性和功耗优化的设计目标。关键特性包括：

256.0 GT/s原始比特率，x16配置实现1 TB/s双向传输速率

引入新的连接器技术，满足更高信号完整性需求

优化延迟与FEC（前向纠错）机制，确保可靠性

增强协议功能以提升有效带宽利用率

持续降低功耗，满足绿色数据中心与移动计算需求

根据PCI-SIG公布的速率发展趋势能看到，PCIe标准平均每三到四年完成一次速度翻倍迭代。在PCIe 7.0到8.0的跃迁中，通道信号质量、走线设计和封装材料都将面临新的挑战。

未来，PCIe 8.0可能推动以下技术发展方向：

先进封装与芯片间互连：协同设计将成为高性能计算平台的核心竞争力。

光互连技术：在更高传输速率下，电信号完整性受限，光互连或将在PCIe 9.0甚至更早的扩展中引入。

系统功耗优化：数据中心对能效的严苛要求将促使PCIe协议持续迭代低功耗特性。

PCIe的市场解析与优势图谱

PCIe1.0-8.0的带宽对比表格

（图源：PCI-SIG官网）

在过去二十多年中，PCIe技术一直是高性能、低延迟I/O连接的首选解决方案。从1.0的2.5 GT/s到7.0的128 GT/s，再到8.0的256 GT/s，PCIe几乎每一代都将速率翻倍，显示出技术发展的迅猛速度。

这一趋势的背后，是计算需求的持续爆发，也反映出PCIe技术对高性能计算、数据传输需求持续增长的支撑作用。

AI/ML训练与推理：大模型训练已突破数千亿参数规模，GPU、AI加速卡和存储系统的互连需求激增。

高速网络与边缘计算：低延迟传输和海量数据处理要求更高的I/O带宽支持。

量子计算与HPC：需要高吞吐、低延迟的系统级互连架构。

汽车与国防领域：自动驾驶和航空电子对实时性和可靠性的要求使高速总线标准成为关键组件。

从应用市场来看，PCle在多个行业场景中有着不同的应用情况。云计算领域占据最大份额（超过50%），预计将持续主导PCle架构在数据中心和服务器领域的应用市场；在汽车市场中，PCle的采用率自2020年起稳步上升，这是由于汽车行业对AI和ADAS需求增长所致；移动设备市场中，PCle的市场份额稳定在10%-20%左右，主要用于智能设备和高效互联技术；消费类电子市场里，PCle的份额逐步扩大，在家庭设备和个人电脑中持续得到应用；而在工业领域，随着工业自动化和IoT的发展，PCle的采用率呈缓慢增长趋势，其重要性日益凸显。

图源：FMS

具体来看，PCIe接口凭借其高带宽和低延迟的特性，被广泛应用于各类计算设备中：

图形处理器（GPU）：PCIe接口用于连接高性能GPU，为图形渲染、人工智能训练等任务提供高速数据传输通道；

CPU与主板芯片组通信：CPU处理器通过PCIe通道与主板南桥芯片（PCH）连接，控制周边设备（如USB、SATA接口）；

固态硬盘（SSD）： PCIe接口被广泛用于NVMe SSD，显著提升了存储设备的读写速度；

网络接口卡（NIC）：高带宽的网络接口卡通常采用PCIe接口，确保数据传输的高效性；

高性能计算（HPC）：在HPC系统中，PCIe接口用于连接不同计算节点和存储设备，以实现数据的高速传输。

不难理解，PCIe作为广泛采用的芯片间互联协议，其架构优势在于减少了互操作性挑战。这一特性有助于用户实现异构计算，即将CPU、GPU和AI加速器进行结合，通过标准化的互联技术，极大地提升了异构计算的效率和性能。

尤其是在对 AI 技术的支持方面，PCIe具有高带宽、低延迟和兼容性的特点，这些特性使其成为支持AI技术广泛部署和增长的重要基石。其前向和后向兼容性帮助决策者在部署AI技术时提高灵活性，能够有效缩短部署周期，并且降低部署风险，这使得PCIe在AI行业的采用率将会很高。

基于此，有相关数据预测，到2030年，PCIe技术在AI市场（涵盖边缘AI和数据中心AI）的总可用市场预计可达27.84亿美元，年均复合增长率为22%。其中，边缘AI市场预计将以50%的年均复合增长率快速增长，这是由于企业不断部署边缘服务器且AI技术日益普及。

PCIe挑战与竞合：

专用技术冲击下的突围之路

PCIe接口从2001年发展至今，在协议的完整性上已经建立足够高的“护城河”。

但随着行业不断演进，在GPU卡间互联系统中，PCIe作为传统互联接口正面临显著挑战。该系统采用CPU与GPU分离的架构，CPU负责任务调度，GPU专注并行计算，而处理器间的互联带宽和拓扑结构直接影响性能发挥。

传统架构中，GPU通过PCIe连接CPU导致无法直接点对点通信，且CPU提供的PCIe通道数量限制了GPU扩展；即便借助PCIe Switch实现多GPU接入和P2P通信，随着GPU占比攀升，PCIe带宽远低于处理器与本地内存的带宽，逐渐成为系统性能瓶颈。

为突破这一限制，英伟达和AMD分别推出NVLink、Infinity Fabric等面向GPU的高速互联技术，通过更高带宽和更低延迟提升数据传输效率，支持大规模GPU集群构建，充分释放计算潜力。但此类技术属于厂商私有方案，难以跨平台适配其他GPU场景，存在生态封闭性局限，也推动了开放异构智能加速系统的探索。

在此背景下，2024年5月由Google、Meta、微软、AMD、Intel等科技巨头联合成立的UALink（Ultra Accelerator Link）联盟应运而生。该联盟致力于开发开放的行业标准，聚焦AI数据中心GPU网络通信优化，旨在打破英伟达在该领域的主导地位，通过汇聚行业力量提供更高效、灵活的跨平台解决方案，响应人工智能对高速数据传输的迫切需求，推动技术合作与创新发展。

此外，在PCIe面临NVLink等专用互联技术冲击、带宽瓶颈逐渐凸显的趋势下，Intel早在2019年3月还推出了CXL（Compute Express Link）协议接口，为高性能异构计算场景提供新的互联解决方案。

CXL采用“兼容演进”策略，将协议封装于PCIe链路层数据包中传输，在CPU端的PCIe总控后端通过事务标识分流CXL专属事务至专门处理逻辑，实现了与PCIe 5.0接口规格的兼容，可直接在PCIe 5.0架构上运行，既延续了PCIe的硬件生态基础，又进一步巩固了其在计算机系统中的核心影响力。

该协议的核心目标是实现CPU与GPU、FPGA及其他加速器之间的高速高效互联，满足异构计算对低延迟、高带宽数据交互的需求。从生态布局来看，Intel通过构建这一通往内存的“高速路”，试图在GPU、DPU等加速设备的互联中掌握主导权——例如第四代英特尔至强可扩展处理器最多支持4个CXL设备，兼容CXL Type1和Type2类型，通过设备接入数量与类型的控制形成对加速设备的制衡。目前NVIDIA等厂商也已加入CXL联盟，这一开放协议不仅为内存密集型和IO密集型场景提供更高性能价值，更成为Intel在高速互联领域应对技术挑战、平衡行业生态的关键布局。

在AI时代网络互联技术的选型中，PCIe、NVLink、CXL等方案的选择成为行业关注的焦点。

不过，这一选择并非单一技术优劣的判断，而是需要结合多重维度综合考量，未来技术格局的演变不仅依赖于技术创新的突破，更受市场需求导向与行业协作生态的深刻影响。对于企业而言，在AI网络互联的技术抉择中，需基于自身对性能指标、成本控制、应用场景适配及长期发展兼容性的综合评估，才能在动态变化的技术浪潮中找到最适合的路径。

写在最后

目前数据中心中广泛使用的代次是PCIe 5.0和PCIe 6.0；2027年后PCIe 7.0或将开始大规模采用，逐渐普及并接替前代标准；PCIe 8.0的规模化应用预计出现在2030年以后，将进一步提升带宽和传输性能。

图源：FMS

那么，PCIe传输速率每代次翻倍，是否具有可持续性？

对此有专家表示，尽管PCIe传输速率每代次翻倍的趋势虽然已持续了很多年，但其可持续性逐渐面临多方面的挑战。从技术和物理层面来看，这一增长趋势并非无限持续。如果要确保传输速率的持续增长，还将在诸多技术方面发挥重要作用，例如：

先进信号调制，例如采用的PAM4调制技术，在未来可能进一步优化或引入更复杂的信号编码。

光互连技术替代铜线传输的部分限制，光纤互连可实现更高带宽和更低功耗。

封装与材料创新通过改进主板布线、半导体材料和封装技术，减少信号损耗。

更高效的错误纠错技术优化FEC和CRC等技术，降低高速传输的误码率。

展望未来，PCIe技术的速率演进将深度践行“光-电协同、软硬结合、场景泛化”的发展逻辑。从PCIe 8.0实现256 GT/s的带宽突破，到更长远的技术迭代，其核心突破路径清晰可辨：通过光互连技术打破电信号传输的物理瓶颈，依托协议架构创新提升传输效率，借助智能化调度优化资源分配。这种多维协同的技术路线，旨在高速率、低延迟、高可靠性与成本效益之间构建精准平衡。

作为支撑数字基础设施的核心互联技术，PCIe不仅将持续巩固在通用计算领域的基石地位，更将成为AI训练集群、量子-经典混合计算等前沿场景的“数字高速公路”。其开放生态与持续进化能力，将为数字经济的规模化创新提供坚实的技术底座，推动计算架构向更高效、更灵活、更具扩展性的未来演进。