过去数月，存储市场迎来罕见的全面涨价。无论是通用DRAM还是NAND闪存，从PC、手机到企业级SSD，全线价格都在快速抬升。随着AI服务器与高密度存储需求的叠加增长，上游产能吃紧、库存转向健康区间，原本低迷的存储周期正在被迅速推高。

在这样的背景下，NAND厂商对下一代技术路线的判断愈发关键，任何节点上的领先与落后，都将直接放大为未来两三年的成本与性能竞争差距。

正是在这一轮涨价周期中，SK海力士做出了一个颇具颠覆性的决定：在300层NAND节点提前导入混合键合（Hybrid Bonding）。这原本被业界认为会在400层之后才会启动的技术，如今被海力士提前一代拉入量产路线。

提前一个世代的决策背后，是残酷的市场竞争现实。三星电子正全力冲刺400多层的V10 NAND，其采用的混合键合外围单元（CoP）架构已经完成技术验证。虽然三星V10的量产之路并不顺利——原定今年年底开始量产的计划已经推迟，超低温蚀刻设备的评估仍在进行，但其技术路线的清晰度给竞争对手带来了巨大压力。

更值得关注的是日本铠侠。这家全球第三大NAND供应商已将混合键合技术命名为CBA（CMOS直接键合阵列），并于2023年开始在其218层的第八代BiCS 3D NAND中应用。铠侠及其合作伙伴西部数据近期发布的332层第十代3D闪存，更是将位密度提高了59%，NAND接口速度达到4.8Gb/s，比第八代产品提升33%。

面对三星的技术冲刺、铠侠的稳健推进，海力士发现自己处于一个尴尬的位置：如果继续坚持传统PUC（外围电路下置）架构，不仅技术路线落后，还会在企业级SSD等高端市场失去竞争力。

值得注意的是，海力士今年8月已完成321层2Tb QLC NAND的开发并启动量产，这款产品通过将Plane从4个增加到6个，实现了数据传输速度提升100%、写入性能提升56%。但这仍然是基于传统架构的优化，要在下一代V10上真正与竞争对手站在同一起跑线，混合键合已经成为不可回避的选择。

为何混合键合成为必选项？

对于NAND厂商而言，伴随着层数的不断攀升，采用混合键合的必要性正在不断增加。

从技术层面来看，当NAND层数突破300层后，传统的单片制造架构开始遭遇系统性瓶颈。在PUC（Peri under Cell，单元下外围电路）架构中，外围电路被构建在晶圆的最底部，而数百层的存储单元堆叠在其上。这意味着外围电路必须承受整个堆叠制程的高温考验——其长期暴露在高温环境中，导致晶体管性能退化、良率恶化，可靠性问题日益突出。

而根据业内人士透露，SK海力士在321层V9 NAND之前一直采用PUC工艺。但随着层数增加，外围电路故障的可能性也随之增加。三星电子在推进V9（286层）到V10（400+层）的过程中，同样面临这一挑战。更关键的是，堆叠效率的下降让单纯依靠增加层数变得越来越不经济。

混合键合提供了一个优雅的解决方案。这项工艺将存储单元晶圆和外围电路晶圆分别制造，然后通过纳米级精度的对准和键合，将它们像单片晶圆一样结合在一起。分离制造的好处是显而易见的：外围电路不再需要承受数百层堆叠的高温工艺，可以使用最适合的制程技术进行优化；存储单元的制造也不受外围电路的限制，两者可以独立推进，显著缩短生产周期。

以铠侠的CBA技术为例，通过将3D NAND单元阵列晶圆和I/O CMOS晶圆分别制造后键合，不仅实现了位密度的提升，还大幅改善了NAND I/O速度。在其332层的第十代产品中，通过结合Toggle DDR6.0接口标准、SCA（单独命令地址）协议和PI-LTT（电源隔离低抽头终端）技术，输入功耗降低10%，输出功耗降低34%，实现了高性能与低功耗的平衡。

三星的混合键合架构则被称为混合键合外围单元（CoP），应用于其400多层的V10 NAND。尽管量产进度受到超低温蚀刻设备评估等因素影响，但这一架构的技术优势已经得到验证：通过采用独家首创的CoP架构，V10 NAND的接口速度达到5.6 GT/s，比V9提升75%，内存密度达到28.2Gbit/mm²。

然而，混合键合的难度也不容小觑。不同晶圆上的数百个芯片必须在纳米级精度上精确重叠并键合，实现无缝连接。这需要极高的设备精度和工艺控制能力。奥地利的EVG和日本的东京电子（TEL）等公司在晶圆间混合键合设备方面实力雄厚，成为这场技术竞赛的关键装备供应商。

对于NAND制造商而言，混合键合不仅是一项新工艺，更是一次制造范式的转变。它将NAND从传统的单片垂直堆叠，推向了模块化、组合式的架构设计，为未来的技术演进打开了新的空间。正如imec研究人员所指出的，未来甚至可以将多个存储阵列粘合到单个CMOS晶圆上，或者将多个阵列晶圆粘合到多个CMOS上，进一步提升灵活性和集成度。

围绕混合键合的博弈

混合键合技术的兴起，让全球NAND产业格局出现了近十年来最显著的技术路线分化。不同于过去比层数的简单竞争，各大厂商如今围绕混合键合展开的博弈，体现出各自不同的战略考量和技术积累。

三星的高层堆叠+键合双轨战略

作为全球NAND市场的长期霸主，三星选择了最激进的路线：在追求超高层堆叠的同时，大规模导入混合键合技术。其400多层V10 NAND采用双串堆叠架构，结合混合键合外围单元（CoP），试图在层数和架构两个维度同时领先。

然而，这种激进策略也带来了巨大的工艺挑战。V10 NAND需要在-60℃至-70℃的超低温环境下进行蚀刻，而传统工艺的温度仅为-20℃至-30℃。三星从Lam Research和东京电子引进的超低温蚀刻设备在实际评估中发现难以直接应用于量产，导致原定今年年底量产的计划推迟至明年上半年。

更复杂的是设备供应链的选择。三星在NAND蚀刻工艺中长期使用Lam Research的设备，如果将TEL纳入供应链，虽然实现了设备多元化，但会面临原有设备使用率下降以及两家设备兼容性的问题。这种技术难题最终影响到了其他产线的换代升级——平泽P1工厂和西安工厂的V9转换投资已经放缓，西安X2生产线今年三季度仅计划每月5000片晶圆的投资规模。

铠侠的稳健工程路线

相比三星的激进，铠侠选择了更加稳健的推进策略。其CBA（CMOS直接键合阵列）架构于2023年开始应用于218层的第八代BiCS 3D NAND，经过充分的工艺验证后，再推进到332层的第十代产品。

这种稳健策略的优势在于良率控制。铠侠在ISSCC 2025上展示的332层3D闪存，不仅位密度提高59%，达到29Gbit/mm²，接口速度提升至4.8Gb/s，而且功耗表现优异——输入功耗降低10%，输出功耗降低34%。更重要的是，通过与西部数据的联合开发，铠侠能够分摊巨额的研发投资，在成本控制上获得优势。

铠侠首席技术官透露，公司计划到2031年大规模生产层数超过1000层的3D NAND。这一目标的实现路径清晰：通过逐步优化CBA技术，结合串堆叠（string stacking）方法，在工艺成熟度和成本效益之间找到平衡点。

长江存储的先发优势

在这场混合键合竞赛中，中国长江存储展现出了独特的优势。作为行业新秀，长江存储从2018年就开始将名为Xtacking的混合键合技术应用于64层NAND，这种起步即采用先进架构的策略，让其反而在工艺成熟度上领跑了一段时间。

Xtacking技术将存储单元阵列和外围电路分别制造在两片晶圆上，通过数百万个金属接触点实现互连，这与铠侠的CBA和三星的CoP在原理上异曲同工。长江存储在这项技术上的长期积累，使其能够在全球NAND厂商普遍缩表的2024年选择逆势扩张，加大投入扩充产能。

据业内人士透露，长江存储将在下一代产品进一步巩固其在混合键合工艺上的竞争地位。虽然在绝对层数上可能不及三星等韩企，但在架构成熟度、良率控制和成本效益方面，长江存储已经形成了独特的竞争优势。

海力士的加速追赶

SK海力士在这场变局中的处境最为微妙。作为全球第二大NAND厂商，海力士在混合键合技术上起步相对较晚。业界最初预期其会从400层或更高层数开始采用混合键合，但面对竞争对手的加速推进，海力士不得不提前布局，决定从300层V10开始导入这项技术。

这个决策的紧迫性来自多个方面：三星的400+层威胁、铠侠CBA的量产成功、长江存储的工艺积累，都让海力士感受到巨大压力。更直接的推动力是市场需求——海力士表示，今年上半年还在囤积NAND库存，但现在由于企业级SSD需求激增，工厂几乎已满负荷运转。

海力士计划明年通过V10测试线完成研发，并于后年年初开始全面量产。为此，公司明年将继续投资NAND业务，包括V10工艺研发以及现有生产线向V9的改造，预计将每月4万至6万片12英寸晶圆的产能转换为V9产能。这是一场与时间的赛跑，任何延迟都可能影响其全球第二的市场地位。

几家厂商围绕混合键合的技术博弈，实际上已经悄然从单纯的“比层数”向“比架构”转变，层数依旧重要，但如何通过先进架构实现更高的位密度、更好的性能和功耗表现、更低的制造成本，成为了彼此竞争的关键。

为什么偏偏是现在？

混合键合技术早已存在，长江存储2018年就开始量产，铠侠2023年导入CBA，为何2024-2025年突然成为全行业的“混合键合元年”？

首先是企业级SSD需求的爆发式增长，AI大模型的崛起成为根本推动力。OpenAI的GPT-4由近2万亿个参数构建，基于约13万亿个标记进行训练，未来版本预计规模还将扩大数倍。这种爆炸式的数据需求，直接拉动了企业级SSD和数据中心存储市场的快速增长。

据SK海力士透露，公司今年上半年还在囤积NAND库存，但下半年由于企业级SSD需求激增，工厂已接近满负荷运转。这种需求端的剧烈变化，让NAND厂商必须快速提升产能和技术水平，以抓住AI时代的市场机遇。

不同于消费级市场，企业级应用对NAND的要求更加苛刻：更高的容量密度、更快的接口速度、更低的功耗、更好的可靠性。铠侠和西部数据联合开发的332层3D闪存，接口速度达到4.8Gb/s，就是为了满足数据中心和AI服务器的需求。三星V10的5.6 GT/s接口速度，更是瞄准了PCIe 5和PCIe 6互连标准。

然后是前文已经提到的，目前传统PUC架构已经走至极限。

从技术层面看，300层是传统PUC架构的一个临界点。当堆叠层数超过300，外围电路需要承受的高温工艺时间急剧增加，良率和可靠性问题变得难以控制。美光直接退出移动NAND市场，部分原因就是在300+层节点上，消费级产品的成本效益已经不如企业级市场。

三星在推进V10时遭遇的超低温蚀刻难题，本质上也是高层堆叠带来的工艺复杂度问题。在400多层的堆叠结构中，需要在-60℃至-70℃的超低温环境下蚀刻通道孔，而传统工艺的温度仅为-20℃至-30℃。这种工艺挑战的急剧上升，让混合键合从“可选项”变成了“必选项”。

根据imec的研究，当NAND堆叠接近30微米厚度时，在如此小的空间内保持所有部件的均匀性，会不断增加工艺的复杂性和成本，对高堆叠沉积和高深宽比刻蚀工艺提出了更高的要求。混合键合通过将存储单元和外围电路分离制造，能够显著降低单一晶圆的工艺负担。

除此之外，产能窗口与竞争压力也是敦促NAND厂商快速推进新技术的关键原因。

对于SK海力士而言，2024-2025年是一个关键的产能窗口期。公司需要在明年将每月4万至6万片12英寸晶圆的产能转换为V9，同时推进V10的研发和测试。如果不能在这个时间窗口内完成技术升级，就可能在下一轮市场周期中落后于竞争对手。

三星虽然在V10上遭遇延期，但其平泽P1工厂和西安工厂的产能转换仍在推进，只是速度有所放缓。业内人士透露，三星计划明年一季度前在西安X2生产线上继续量产V6等旧一代NAND，真正展开V9转换至少要到明年年中。这种"以时间换空间"的策略，也是为了确保混合键合工艺的成熟度。

迈向1000层

混合键合技术的突破为NAND厂商堆叠超高层数注入了信心，目前，三星已宣布将在2030年开发出1000层NAND闪存，铠侠则更为激进，目标在2027年前完成这一技术节点的研发。

然而，要真正实现1000层堆叠，需要突破一系列极限工程难题。目前产业采用的技术路径是：先在不同晶圆上分别制造250层或300层的存储阵列，然后通过混合键合在纳米级精度下将多个晶圆"无缝拼接"，构成超过900-1200层的超高堆叠结构。这种方法既保留了存储阵列的电气连续性，又绕开了单片深孔蚀刻的物理限制，使3D NAND向1000层迈进成为可能。

首要挑战来自深宽比蚀刻技术的极限化。当前300层节点的通道孔深度约6-8微米，直径仅数十纳米，深宽比约50:1；而1000层NAND的单支通道孔深度可能达到15-20微米，深宽比将冲向100:1甚至200:1。这相当于在头发丝千分之一粗细的孔洞中保持完美垂直性，并在数十亿个阵列中维持一致性——任何0.1%的形貌偏差都可能导致填充失败或电性失效。

imec研究表明，当结构高度超过30微米后，等离子体粒子在孔中的反射、能量耗散与侧壁反应不均匀性将呈指数级放大，传统蚀刻工艺几乎无法再维持形貌控制。这正是为何业界将3D NAND视为"人类最极限的纳米制造项目"之一。

深孔蚀刻之外，Z轴方向的“极限缩放”同样关键。每层厚度必须显著压缩，否则整体堆叠高度过高将导致晶圆翘曲、应力集中、沉积不均等机械与材料问题。产业正采用更薄的氧化硅和氮化硅、更低应力的介电堆叠材料，并通过原子层沉积(ALD)等技术实现厚度的级联压缩。前沿研究提出，未来1000层NAND的总高度“可能接近当今200-250层水平”，这意味着材料与沉积技术需实现数量级的优化。

在压缩厚度的同时保持可靠性，必须解决单元间干扰问题。气隙（air-gap）技术通过将介电层设计为多孔或空气夹层结构，降低耦合电容，使字线间距可进一步缩小。电荷陷阱层分离技术（CT splitting）则阻断垂直电荷扩散，扩大存储窗口、减小阈值电压漂移。这些技术不仅是提高堆叠层数的关键，也为未来PLC（5bit/单元）甚至更高比特密度单元奠定了基础。

值得关注的是，混合键合实现纳米级直接键合，在1000层时代，有望实现存储阵列层与外围电路层可分离制造，各自采用最优工艺节点，未来可能出现多阵列CBA堆叠（CBA-on-CMOS-on-CBA）、异构键合（Heterogeneous Bonding）、3D+3D架构等创新方案。

另外值得关注的是，传统圆柱形GAA（全环栅）结构虽稳定，但在深度、应力、电阻方面逐渐遇到瓶颈。研发方向包括平面通道式结构、沟槽式结构（Trench-type CT）、多比特单元等。

材料端的革命同样关键：超低应力高均匀性的超薄介电膜、更低电阻更稳定的金属字线材料、更高保持性能的电荷陷阱材料体系，以及能在极端高深宽比中保持稳定沉积与填充的高流动性硅材料（如高度优化的多晶硅）。这些材料创新共同构成了通向1000层时代的技术基石。

更高层数，设备厂商已做好准备？

目前而言，混合键合要真正落地量产，其背后对设备的要求前所未有：键合前后界面必须保持极低缺陷密度，对键合界面的空洞（void）检测、界面清洁度、表面粗糙度控制都远比逻辑芯片更严格。正因如此，声学显微（acoustic microscopy）等技术已经成为检测晶圆对晶圆界面缺陷的关键手段，能够在微米级尺度上识别空洞，而无需破坏样品。

不过，真正决定3D NAND堆栈高度上限的，并不只是键合工艺，而是最核心的“深孔 + 高深宽比 + 极端垂直度”的高AR蚀刻能力。当前的3D NAND已经要求在指甲盖大小的硅片上钻出几微米直径、6–10 微米深度的垂直通道洞，每一代NAND比特密度提升约30%，新产品节奏也从18个月缩短到12个月，意味着设备必须在更短周期内支持更高层数、更细Pitch、更复杂层序结构。

Lam Research是最早突破这一物理极限的厂商之一。从2019年推出第一代低温蚀刻（Cryo Etch）系统，到目前第三代Cryo 3.0已在量产线运行，全球装机近千个蚀刻腔，累计加工超过500万片晶圆。低温蚀刻的根本优势在于：在-60℃甚至更低的温度下，反应物浓度提升、侧壁反应减弱，使设备能够在不产生弯曲（bowing）、扭曲（twisting）或倾斜（tilting）的前提下，实现高深宽比结构的高速、近完美垂直蚀刻。Cryo 3.0在蚀刻速率上提升约2.5倍，轮廓精度提升两倍，被视为未来400层以上3D NAND中最关键的量产工具之一。

东京电子（TEL）也在加速推进其新一代低温蚀刻平台。其最新设备可在-70℃下工作，仅需33分钟，就能完成10微米深度的高AR蚀刻，远超上一代设备的性能。据报道，SK海力士已将测试晶圆送往TEL验证性能，这款设备预计将在2026年进入量产。随着3D NAND堆叠从两个tier走向三tier、甚至更多的分段堆栈模式，TEL的路线与Lam一样，都在尝试解决“更薄更多层”的硅氧化物/氮化物堆栈在高AR结构下易变形、易残留的问题。

在后端金属层方面，3D NAND普遍采用“gate-last”结构，字线使用钨金属，但钨替换与刻蚀也带来大量新的空洞（void）、桥连（bridging）与残留（residue）缺陷。为了检测这些深藏在堆栈内部的缺陷，光学量测被推到极限，红外光散射计量（IRCD）因其可穿透多层氧化物/氮化物叠层、捕捉Z向剖面细节，而成为量产中最主流的技术。其优势是建模速度比可见光OCD更快，且能在极短时间内完成整片晶圆的孔径、侧壁垂直度与氮化硅凹陷深度量测。IRCD也是目前量产中能真正看到channel hole内部形貌变化的少数非破坏性技术之一。

对于更深的结构检查，电子束与X射线也扮演越来越重要的角色。Applied Materials与KLA推出的高着陆能电子束（HE e-beam）系统，可以30–60 keV能量“照进”数微米深的通道洞，检测残留的钨金属或随机缺陷。但高能电子束也可能损伤电荷俘获层（charge-trap），因此更多用于抽检或工艺开发阶段。另一种备受关注的新技术来自Kioxia与名古屋大学——基于GaN电子源的e-beam系统，可在更低损伤条件下进行非接触式电性与图形检测，未来有望成为大规模堆叠时代的关键补充。

同样快速崛起的还有X-ray CT。随着3D NAND转向更复杂的堆叠结构，X射线源功率与探测器灵敏度被进一步提升，能在不破坏晶圆的前提下对深孔内部缺陷做三维重建。同时，虚拟量测（virtual metrology）也开始成为设备厂商与NAND厂共同依赖的重要工具。通过大规模模拟不同蚀刻工艺的侧壁角度、孔底残留、CD变化，工程师可以在不消耗真实晶圆的前提下优化工艺窗口，加快产品从开发到量产的节奏。

值得关注的是，在推动NAND向更高堆叠密度演进的过程中，如青禾芯片这样的国产设备厂商，已经提供了关键的国产化键合解决方案。其核心62HB系列W2W混合键合设备，凭借优于100nm的超高键合精度与强大的翘曲控制能力，专为复杂变形的存储晶圆设计，是实现高良率、高密度3D NAND堆叠的利器。

总体来看，随着3D NAND继续沿着更高堆叠、更小孔径、更细Pitch的路线快速前进，从低温蚀刻、红外量测、高能e-beam，到X-ray与虚拟量测，设备厂商已经在几乎所有关键工艺节点提前做好准备。

结语

对于NAND厂商而言，堆叠层数依旧是大家的首要目标之一，但随着混合键合的应用成熟，架构创新也被提上了日程，尤其是与HBM对标的HBF出现，让AI闪存应用出现了新的可能。

不过，堆叠的成本依旧是所有NAND厂商亟需解决的问题，根据IEDM 2024的研究，NAND的比特密度已经提高了100多万倍，但随着层数增加，单位比特的成本下降速度开始放缓。如果千层NAND的制造成本不能维持合理的经济性，市场接受度将受到挑战。

这也是为什么目前行业在追求极限层数的同时，还在不断探索其他扩展路径：逻辑扩展（增加每单元比特数）、物理扩展（改变单元结构）、性能扩展（提升I/O速度和带宽）的关键原因，未来的NAND，可能不是单纯实现1000层堆叠，而是层数、架构、材料、工艺的综合优化。

从这个意义上说，混合键合以及千层堆叠不仅是技术的竞赛，更是产业智慧的较量。谁能在混合键合、低温蚀刻、Z轴缩放、新型架构等多个维度找到最优解，谁就能在下一个十年的NAND竞争中占据制高点。

这场决战，已经在300层节点拉开序幕，终局将在千层之巅见分晓。