近日，日本印刷株式会社（DNP）宣布，成功开发出电路线宽仅为10nm的纳米压印（NIL）光刻模板，可用于相当于1.4纳米等级的逻辑半导体电路图形化，可以满足智能手机、数据中心以及NAND闪存等设备中使用的尖端逻辑半导体的微型化需求。

该产品将在 2025 年 12 月 17 日至 19 日在东京国际展览中心 (Tokyo Big Sight) 举行的日本国际半导体展 (SEMICON Japan 2025) 上展出。

近年来，随着全球对于算力需求的持续提升，尖端半导体小型化的需求也日益增长，这也推动了基于极紫外（EUV）光刻技术的芯片生产正在不断发展。

然而，由于EUV光刻设备成本高昂（单台成本高达1.5亿美元），这也使得生产线建设成本更加高昂，并且曝光过程能耗也是非常高，因此迫切需要降低制造成本并减少对环境的影响的解决方案。

因此，在光刻机市场与ASML竞争败北的日本厂商佳能（Canon）近十多年来一直在与日本光罩等半导体零组件制造商大日本印刷株式会社（DNP）合作研发纳米压印工艺。

所谓纳米压印技术，并不是利用传统的光学图像投影的原理将集成电路的微观结构转移到硅晶圆上，而是更类似于印刷技术，即直接通过压印形成图案。

在晶圆上只压印1次，就可以在特定的位置形成复杂的2D或3D电路图，不仅非常的便捷，还能在无需EUV光刻机支持的情况下实现5nm制程的，同时还能极大的降低设备采购成本及芯片制造成本。

2023年10月，佳能正式发布了基于纳米压印技术（NIL）的芯片制造设备FPA-1200NZ2C，为生产先进制程芯片开辟出一条成本更低的全新路径。

根据佳能的介绍，其纳米压印设备可以支持10nm以下尖端制程的制造，甚至可以支持到5nm制程。

相较于目前已商用化的EUV光刻技术，虽然纳米压印技术的芯片制造速度要比传统光刻方式慢，但纳米压印技术可大幅减少约90%的芯片制造的耗能，并设备采购成本也可降低90%。

佳能首席执行官御手洗富士夫此前就指出，佳能纳米压印设备的“价格将比ASML的EUV光刻机低一位数（即仅有10%）”

不过，即便如此，纳米压印技术与ASML成熟的EUV光刻技术相比，竞争力依然相对有限。但是，随着制程工艺进入到埃米级别，ASML的High NA EUV光刻设备将会带来更高的制造成本，如果纳米压印技术也能够推进到埃米级，那么其竞争力无疑将会进一步凸显。

而对于纳米压印技术来说，决定其能够实现的半导体制程工艺等级，与其纳米压印模板直接相关。

与光学曝光可放大数倍不同，纳米压印需以1:1的尺寸刻写“主模板→子模板→工作模板”，每一步都可能产生缺陷。

对于20nm以下特征尺寸，则需要依赖最先进的多光束电子束写入机（MBMW）支持，其越尖端的特征尺寸的制造难度、成本与良率压力显著。

自2003年以来，DNP公司一直致力于开发纳米压印光刻（NIL）模板，通过将刻有电路图案的模板直接压印并转移到基板上，从而降低曝光过程中的能耗，并积累了独特的技术诀窍。

现在，DNP宣布已经成功开发出一种10nm线宽的纳米压印光刻（NIL）模板，相当于当前的1.4nm制程，可以替代部分EUV甚至High NA EUV工艺，用于制造尖端逻辑半导体，以满足客户对于成本控制的需求。

通过提供该模板，DNP将拓展客户半导体制造工艺的选择范围，从而降低制造成本并减少对环境的影响。

据介绍，DNP是利用自对准双重图案化（SADP）实现了10nm线宽的纳米压印光刻模板的小型化，该技术通过在光刻系统形成的图案上进行薄膜沉积和蚀刻，从而使图案密度加倍。

△DNP开发了电路线宽为 10nm 的纳米压印模板的流程

△DNP纳米压印掩模上，线宽为10nm的线

DNP指出，“采用纳米压印光刻技术的超精细半导体节能工艺”将功耗降低至传统曝光工艺（例如ArF/浸没式DUV、EUV）的十分之一左右。

目前，DNP正与半导体制造商和其他客户展开沟通，并已开始对纳米压印光刻（NIL）模板进行评估工作，目标是在2027年开始量产。

展望未来，为了进一步实现半导体小型化和成本降低，DNP宣布将继续推进NIL模板的进一步开发，并加强其生产系统以满足不断增长的需求，目标是在2030财年将NIL销售额提高40亿日元。