为提升芯片的性能，领域内长期采用的方法是不断缩小晶体管（处理信息的微型开关）尺寸，并在芯片上叠加多层器件。
但是，随着摩尔定律增速放缓，器件越来越接近物理的极限，芯片制造商面临的最大挑战之一是，进一步小型化的挑战越来越大。
近期，美国伊利诺伊大学厄巴纳-香槟分校（UIUC）团队开发了一种新型单片 3D 硅芯片集成技术，通过类似辊式转印工艺，在 200°C（摄氏度）以下的热预算条件下，使用厚度在 10nm（纳米）以下的超薄硅纳米膜，将高性能的硅基晶体管一层层叠上去。
研究人员实现了三层堆叠、每层 625 个晶体管，良率范围在 98% 至 100% 之间，不仅性能接近早期商用硅 MOSFET，同时展现出优于部分替代材料方案的综合制造优势。
该技术为解决传统二维芯片微缩的物理极限提供了一种新方案，通过垂直堆叠大幅度提升了计算密度，并能够降低功耗，有望应用于 AI、高性能计算以及 DRAM 等主流存储器。
此外，研究人员指出，如果将硅与其他材料集成在单片 3D 芯片中，还有可能开辟全新的应用领域，例如垂直堆叠不同类型的单晶半导体可能制造出超灵敏的 X 射线探测器面板或紧凑型多光谱成像系统。
相关论文发表在 Nature，论文题目为“Monolithic three-dimensional integration of silicon transistors”[1]。
图丨相关论文（来源：Nature）“多年来，人们始终认为制造单片 3D 芯片需要新型稀有材料，例如碳纳米管、金属氧化物半导体或二维半导体（例如二维硫族化合物）等，”伊利诺伊大学厄巴纳-香槟分校曹庆（Qing Cao）副教授对媒体表示，“硅材料能够胜任这项工作，意味着这项技术可以直接融入现有的制造工艺，有望极大地加快其在产业应用的进程。”
他的主要研究方向是开发用于非常规电子系统、高性能纳米电子器件和生物电子学的功能纳米材料，凭借一系列先进工作，曾入选《麻省理工科技评论》“35 岁以下科技创新 35 人”全球榜单。
图丨曹庆教授（来源：UIUC）在传统微芯片中，通常使用金属氧化物半导体场效应晶体管（MOSFET），它由 n 型半导体和 p 型半导体构成。新型 3D 芯片的创新性在于从源头进行了材料设计，研究人员并没有采用现成的工艺，而是可在堆叠工艺开始前制备无结晶体管。
与 MOSFET 相比，无结晶体管的源极、沟道和漏极均为完全的 p 型或 n 型，无需像 MOSFET 那样需要形成 p-n 结才能工作。
制造高性能硅器件通常需要接近 1,000℃ 的高温条件，为避免损坏现有结构，在第一层电路和金属布线完成后，后续各层温度需要保持在 400℃ 以下。而无结晶体管对高温条件的限制相对更低，在该研究中，其所需温度不超过 200℃。
图丨单晶硅纳米膜的晶圆级整体三维堆叠结构（来源：Nature）从工艺流程来看，无结器件相对更简单，有利于降低成本和提高良率。研究人员在 75 毫米硅晶圆上制造了三层无结晶体管，每层包含 625 个晶体管，每层晶体管分布在 40×40 mm² 区。这些器件的良率在 98% 到 100% 之间，同时性能与在更高温度下制造的标准硅晶体管相当。
这种新型 3D 芯片采用晶圆级辊移印刷工艺，将均匀掺杂单晶硅薄膜逐层铺设而成，薄膜厚度仅 10nm 以内，比人的头发丝还细上万倍。这些薄膜具有超薄的特性且有一定柔韧性，因此可贴合下层形貌，从而在一定程度上避免了刚性晶圆间键合中常见的空隙和翘曲问题。
为实现硅纳米膜的稳定转移与堆叠，并避免裂纹、褶皱等缺陷产生，研究人员针对工艺流程进行了多项工程方面的调整和优化。例如，在某些蚀刻步骤中添加表面活性剂以降低表面张力；添加聚合物支撑层以增强机械稳定性和保护表面；采用辊压层压工艺在转移过程中，施加均匀压力等。
新型单片 3D 硅芯片性能优异。实测结果显示，p 型晶体管的饱和电流密度在 650 微安每微米以上，n 型也达到 550 微安每微米，开关比达到 10 的 6 次方，亚阈值摆幅在 80 到 120 毫伏每十倍频之间。
图丨单片式 3D 集成逻辑电路（来源：Nature）在电路验证方面，研究团队将 p 型和 n 型晶体管分别放在不同层，然后通过垂直金属连接将各层连接起来，并构建了由分布在 3D 芯片三层上的晶体管组成的各种逻辑门和电路，包括反相器、与非门、或非门以及六晶体管 SRAM 单元。与平面布局相比，三维反相器和非门的集成密度提升了约 1 倍，存储器单元的集成密度提升了 3 倍左右。
该技术让我们看到了一种新的可能性：垂直堆叠无需牺牲晶体管的性能。并且，辊式转印设备和工艺与现有产线完全兼容，为基于单晶硅的摩尔定律延续提供了一条可扩展的路径。
现阶段，该技术仍处于实验室和小批量原型制备阶段，未来随着这项技术向大规模生产扩展，有望制造出密度更高、能效更高、互连线更短的芯片。目前，研究团队正在与 IBM、英特尔和台积电等公司洽谈合作事宜，他们希望早日将这项技术落地应用。
参考资料：
1.Lam, B., Yu, Y.M., Nam, H. et al. Monolithic three-dimensional integration of silicon transistors. Nature (2026). https://doi.org/10.1038/s41586-026-10496-6
2.https://spectrum.ieee.org/3d-chips
3.课题组主页：https://qingcaolab.matse.illinois.edu/group/
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注：封面/首图由 AI 辅助生成